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멤브레인 구조의 전계효과 트랜지스터 타입 소자 및 그 제조 방법

  • 기술번호 : KST2019011044
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 멤브레인 구조의 FET 타입 소자 및 그 제조 방법에 관한 것으로, 반도체 기판상에 정의되는 채널 영역을 사이에 두고 소스 영역과 드레인 영역에 각각 분리 배치된 소스 전극과 드레인 전극, 채널 영역의 전면과 소스 전극 및 드레인 전극의 사이 영역에 진공 갭(Gap)이 형성되도록 상기의 진공 갭을 덮어 형성된 멤브레인 층; 및 채널 영역과 대응되는 멤브레인 층의 전면 적어도 일부 영역을 덮도록 구성된 게이트 전극을 포함하는바, 채널 영역 상에 진공 갭이 형성된 멤브레인 구조로 FET 타입의 소자를 구성함으로써 검출 정확성과 신뢰도를 높이고, 압력 센서, 가스 센서, 초음파 트렌스듀서, 촉각센서, 지문센서, 플래시(flash) 메모리 및 바이오 센서 등으로 다양하게 활용될 수 있도록 하는 효과가 있다.
Int. CL G01N 27/414 (2006.01.01) H01L 29/78 (2006.01.01) H01L 29/06 (2006.01.01) G01N 33/543 (2006.01.01)
CPC G01N 27/4145(2013.01) G01N 27/4145(2013.01) G01N 27/4145(2013.01) G01N 27/4145(2013.01) G01N 27/4145(2013.01)
출원번호/일자 1020160073910 (2016.06.14)
출원인 한국과학기술연구원
등록번호/일자 10-1767257-0000 (2017.08.04)
공개번호/일자
공고번호/일자 (20170810) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2016.06.14)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 한국과학기술연구원 대한민국 서울특별시 성북구

발명자

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번호 이름 국적 주소
1 이병철 대한민국 서울특별시 성북구
2 황교선 대한민국 서울특별시 성북구
3 강지윤 대한민국 서울특별시 성북구
4 김진식 대한민국 서울특별시 성북구
5 정승근 대한민국 서울특별시 성북구

대리인

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번호 이름 국적 주소
1 특허법인충현 대한민국 서울특별시 서초구 동산로 **, *층(양재동, 베델회관)

최종권리자

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번호 이름 국적 주소
1 한국과학기술연구원 대한민국 서울특별시 성북구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2016.06.14 수리 (Accepted) 1-1-2016-0570673-10
2 선행기술조사의뢰서
Request for Prior Art Search		 2017.02.10 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2017.04.11 발송처리완료 (Completion of Transmission) 9-6-2017-0053639-90
4 의견제출통지서
Notification of reason for refusal		 2017.04.12 발송처리완료 (Completion of Transmission) 9-5-2017-0260663-18
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2017.06.12 수리 (Accepted) 1-1-2017-0555778-43
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2017.06.12 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2017-0555794-74
7 등록결정서
Decision to grant		 2017.08.02 발송처리완료 (Completion of Transmission) 9-5-2017-0541986-18
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 기판상에 정의되는 채널 영역을 사이에 두고 소스 영역과 드레인 영역에 각각 분리 배치된 소스 전극과 드레인 전극; 상기 채널 영역의 전면과 상기 소스 전극 및 상기 드레인 전극의 사이 영역에 진공 갭(Gap)이 형성되도록 상기 진공 갭을 덮어 형성된 멤브레인 층; 및 상기 채널 영역과 대응되는 상기 멤브레인 층의 전면 적어도 일부 영역을 덮도록 구성된 게이트 전극;을 포함하고,상기 멤브레인 층은, 상기 소스 영역과 상기 드레인 영역의 사이 영역인 상기 채널영역 전면의 상하좌우 방향을 모두 둘러싸는 네 측면의 격벽; 및 상기 네 측면의 격벽 전면에 안착되어 상기 채널영역과는 상기 격벽의 높이만큼 갭을 두고 상기 채널영역을 덮어 상기 채널영역 상에 상기의 진공 갭을 형성하는 덮개 층으로 구성된 것을 특징으로 하는 멤브레인 구조의 FET 타입 소자
2 2
제 1 항에 있어서,상기 게이트 전극 상에 고정 배치되는 적어도 하나의 바이오 리셉터를 더 포함하며, 상기 바이오 리셉터는 압타머, 폴리 펩티드, 올리고 펩티드, 리간드 및 펩타이드 중 적어도 하나의 물질로 이루어진 것을 특징으로 하는 멤브레인 구조의 FET 타입 소자
3 3
삭제
4 4
제 1 항에 있어서,상기 멤브레인 층의 네 측면 격벽은 절연물질이나 실리콘 산화물질 또는 실리콘 질화물질로 구성되며, 상기 덮개 층은 실리콘 산화물질과 실리콘 질화물질 및 SOI(silicon-on-insulator) 물질 중 적어도 하나의 물질과 감광막이 적층되어 구성된 멤브레인 구조의 FET 타입 소자
5 5
반도체 기판에 채널 영역을 정의하고 소스/드레인 영역을 형성하는 단계; 상기 채널 영역의 전면을 덮어 상기 채널 영역의 전면에 진공 갭이 형성되도록 멤브레인 층을 구성하는 단계; 및 상기 소스/드레인 영역의 일부를 각각 덮도록 소스/드레인 전극을 구성함과 아울러 상기 멤브레인 층의 전면 적어도 일부 영역을 덮으면서도 외부의 입출력 단자와 접속될 수 있도록 게이트 전극을 구성하는 단계;를 포함하고,상기 멤브레인 층을 구성하는 단계는, 상기 반도체 기판의 전면에 실리콘 질화층 또는 실리콘 산화층과 같은 절연층 도포하는 단계; 상기 소스 영역과 상기 드레인 영역 및 상기 채널 영역을 정의하여 포토 리소그래피 공정을 통해 절연층을 패터닝하는 단계; SOI(silicon-on-insulator) 물질과 감광막이 적층되어 구성된 덮개 층을 구성하는 단계; 진공 상태에서 상기 패터닝된 절연층 상에 상기 덮개 층을 덮어 고정하는 단계; 상기 덮개 층의 감광막을 패터닝하고 포토 리소그래피 공정을 통해 상기 진공 갭이 형성되도록 상기의 멤브레인 층을 구성하는 단계;를 포함하는 것을 특징으로 하는 멤브레인 구조의 FET 타입 소자 제조 방법
6 6
제 5 항에 있어서, 상기 게이트 전극의 전면 적어도 일부 영역에 적어도 하나의 바이오 리셉터를 구성하는 단계를 더 포함하며, 상기 적어도 하나의 바이오 리셉터는 압타머, 폴리 펩티드, 올리고 펩티드, 리간드 및 펩타이드 중 적어도 하나의 물질로 이루어진 것을 특징으로 하는 멤브레인 구조의 FET 타입 소자 제조 방법
7 7
제 5 항에 있어서, 상기 채널 영역을 정의하고 상기 소스/드레인 영역을 형성하는 단계는 상기 반도체 기판의 전면에 감광 물질을 도포하는 단계; 상기 소스 영역과 상기 드레인 영역 및 상기 채널 영역을 정의하여 상기 소스 영역과 드레인 영역을 제외한 나머지 영역을 모두 덮도록 감광막을 패터닝하는 단계; 상기 외부로 노출된 상기 소스 영역과 상기 드레인 영역에 도전형 불순물 이온을 주입하여 상기 소스 영역과 상기 드레인 영역을 반도체 층으로 형성하는 단계; 상기 패터닝된 감광막을 모두 식각 또는 그라인딩 공정으로 제거하는 단계;를 포함하는 멤브레인 구조의 FET 타입 소자 제조 방법
8 8
삭제
9 9
제 7 항에 있어서, 상기 소스/드레인 전극을 구성함과 아울러 상기 게이트 전극을 구성하는 단계는, 상기 소스/드레인 영역과 함께 상기 멤브레인 층을 모두 덮도록 금속이나 합금물질을 도포 또는 프린팅하는 단계; 및 상기 도전형 불순물이 주입된 소스 영역과 드레인 영역을 적어도 일부 덮으면서도 상기 멤브레인 층의 전면 적어도 일부 영역을 덮도록 상기의 금속이나 합금물질을 패터닝하여 상기 소스/드레인 전극 및 상기 게이트 전극을 구성하는 단계;를 포함하는 멤브레인 구조의 FET 타입 소자 제조 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.