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상보성 스핀 트랜지스터 논리회로

  • 기술번호 : KST2014036363
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 일 실시 예에 따른 상보성 스핀 트랜지스터 논리회로는 자화된 제1 소스, 상기 제1 소스의 자화 방향과 평행하게 자화된 제1 드레인, 상기 제1 소스와 상기 제1 드레인 사이에 위치하며, 상기 제1 소스로부터 스핀 분극된 전자를 도입하여 상기 제1 드레인으로 상기 전자를 전달하는 제1 채널층, 상기 제1 채널층 상부에 위치하여 상기 제1 채널층을 통과하는 상기 전자의 스핀을 조절하는 제1 게이트 전극을 포함하고, 상기 전자는 상기 제1 채널층 통과시 상기 제1 게이트 전극에 인가된 전압에 따라 스핀궤도 결합 유도 자기장에 의해 세차운동을 하는 평행 스핀 트랜지스터 및 자화된 제2 소스, 상기 제2 소스의 자화 방향과 반평행하게 자화된 제2 드레인, 상기 제2 기판 위에 상기 제2 소스와 상기 제2 드레인 사이에 위치하며, 상기 제2 소스로부터 스핀 분극된 전자를 도입하여 상기 제2 드레인으로 상기 전자를 전달하는 제2 채널층, 상기 제2 채널층 상부에 위치하여 상기 제2 채널층을 통과하는 상기 전자의 스핀을 조절하는 제2 게이트 전극을 포함하고, 상기 전자는 상기 제2 채널층 통과시 상기 제2 게이트 전극에 인가된 전압에 따라 스핀궤도 결합 유도 자기장에 의해 세차운동을 하는 반평행 스핀 트랜지스터를 포함하되, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 공통 입력단자와 연결된다.
Int. CL H01L 29/772 (2006.01) H01L 29/78 (2006.01) H01L 29/82 (2006.01) H01L 27/105 (2006.01)
CPC B82Y 10/00(2013.01) B82Y 10/00(2013.01) B82Y 10/00(2013.01) B82Y 10/00(2013.01) B82Y 10/00(2013.01) B82Y 10/00(2013.01) B82Y 10/00(2013.01) B82Y 10/00(2013.01)
출원번호/일자 1020100044330 (2010.05.12)
출원인 한국과학기술연구원
등록번호/일자 10-1084019-0000 (2011.11.10)
공개번호/일자
공고번호/일자 (20111116) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2010.05.12)
심사청구항수 18

출원인

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번호 이름 국적 주소
1 한국과학기술연구원 대한민국 서울특별시 성북구

발명자

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번호 이름 국적 주소
1 구현철 대한민국 서울 성북구
2 한석희 대한민국 서울 노원구
3 장준연 대한민국 서울 성북구
4 김형준 대한민국 서울특별시 용산구
5 최준우 대한민국 부산광역시 남구

대리인

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번호 이름 국적 주소
1 특허법인씨엔에스 대한민국 서울 강남구 언주로 **길 **, 대림아크로텔 *층(도곡동)

최종권리자

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번호 이름 국적 주소
1 한국과학기술연구원 대한민국 서울특별시 성북구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.05.12 수리 (Accepted) 1-1-2010-0304535-94
2 선행기술조사의뢰서
Request for Prior Art Search		 2011.05.16 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2011.06.17 수리 (Accepted) 9-1-2011-0052860-16
4 의견제출통지서
Notification of reason for refusal		 2011.06.23 발송처리완료 (Completion of Transmission) 9-5-2011-0344678-11
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2011.08.23 수리 (Accepted) 1-1-2011-0654713-13
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2011.08.23 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2011-0654710-87
7 등록결정서
Decision to grant		 2011.10.28 발송처리완료 (Completion of Transmission) 9-5-2011-0629309-41
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.02.19 수리 (Accepted) 4-1-2014-5022002-69
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
제1 기판 위에 위치하며 자화된 제1 소스, 상기 제1 기판 위에 위치하며 상기 제1 소스의 자화 방향과 평행하게 자화된 제1 드레인, 상기 제1 기판 위에 상기 제1 소스와 상기 제1 드레인 사이에 위치하며, 상기 제1 소스로부터 스핀 분극된 전자를 도입하여 상기 제1 드레인으로 상기 전자를 전달하는 제1 채널층, 상기 제1 채널층 상부에 위치하여 상기 제1 채널층을 통과하는 상기 전자의 스핀을 조절하는 제1 게이트 전극을 포함하고, 상기 전자는 상기 제1 채널층 통과시 상기 제1 게이트 전극에 인가된 전압에 따라 스핀궤도 결합 유도 자기장에 의해 세차운동을 하는 평행 스핀 트랜지스터; 및제2 기판 위에 위치하며 자화된 제2 소스, 상기 제2 기판 위에 위치하며 상기 제2 소스의 자화 방향과 반평행하게 자화된 제2 드레인, 상기 제2 기판 위에 상기 제2 소스와 상기 제2 드레인 사이에 위치하며, 상기 제2 소스로부터 스핀 분극된 전자를 도입하여 상기 제2 드레인으로 상기 전자를 전달하는 제2 채널층, 상기 제2 채널층 상부에 위치하여 상기 제2 채널층을 통과하는 상기 전자의 스핀을 조절하는 제2 게이트 전극을 포함하고, 상기 전자는 상기 제2 채널층 통과시 상기 제2 게이트 전극에 인가된 전압에 따라 스핀궤도 결합 유도 자기장에 의해 세차운동을 하는 반평행 스핀 트랜지스터를 포함하되, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 공통 입력단자와 연결되는 상보성 스핀 트랜지스터 논리회로
2 2
제1항에 있어서,상기 제2 드레인 및 상기 제1 소스는 전기적으로 연결되고 상기 제2 드레인과 상기 제1 소스는 신호가 출력되는 출력단자와 연결되는 상보성 스핀 트랜지스터 논리회로
3 3
제1항에 있어서,상기 제2 소스는 접지와 연결되고 상기 제1 드레인은 양의 전압과 연결되는 상보성 스핀 트랜지스터 논리회로
4 4
제1항에 있어서,상기 제1 게이트 전극 및 상기 제2 게이트 전극에 동일한 전압을 인가하였을 때 상기 평행 스핀 트랜지스터 및 상기 반평행 트랜지스터 중 한 쪽은 온(on)이 되고 다른 쪽은 오프(off)가 되는 상보성 스핀 트랜지스터 논리회로
5 5
제1항에 있어서,상기 제1 소스 및 상기 제2 소스는 CoFe, Co, Ni, NiFe 및 이들의 조합으로 이루어진 군 중 어느 하나로 된 강자성체인 상보성 스핀 트랜지스터 논리회로
6 6
제1항에 있어서,상기 제1 드레인 및 상기 제2 드레인은 CoFe, Co, Ni, NiFe 및 이들의 조합으로 이루어진 군 중 어느 하나로 된 강자성체인 상보성 스핀 트랜지스터 논리회로
7 7
제1항에 있어서,상기 제1 소스 및 상기 제2 소스는 GaAs, MnAs, InAs, MnAs 및 이들의 조합으로 이루어진 군 중 어느 하나로 된 자성 반도체인 상보성 스핀 트랜지스터 논리회로
8 8
제1항에 있어서,상기 제1 드레인 및 상기 제2 드레인은 GaAs, MnAs, InAs, MnAs 및 이들의 조합으로 이루어진 군 중 어느 하나로 된 자성 반도체인 상보성 스핀 트랜지스터 논리회로
9 9
제1항에 있어서,상기 제1 채널층 및 상기 제2 채널층은 2차원 전자가스인 상보성 스핀 트랜지스터 논리회로
10 10
제9항에 있어서,상기 제1 채널층 및 상기 제2 채널층은 GaAs, InAs, InGaAs, InSb 및 이들의 2 이상의 조합으로 이루어진 군 중 어느 하나로 된 물질인 상보성 스핀 트랜지스터 논리회로
11 11
제1항에 있어서,상기 제1 채널층 및 상기 제2 채널층은 Au, Pt, Ag, Al, Cu, Sb, 그래핀(graphene) 및 이들의 2 이상의 조합으로 이루어진 군 중 어느 하나로 된 물질인 상보성 스핀 트랜지스터 논리회로
12 12
제11항에 있어서,상기 제1 기판과 상기 제1 채널층 사이에 절연층을 더 포함하는 상보성 스핀 트랜지스터 논리회로
13 13
제11항에 있어서,상기 제2 기판과 상기 제2 채널층 사이에 절연층을 더 포함하는 상보성 스핀 트랜지스터 논리회로
14 14
제12항 또는 제13항에 있어서,상기 절연층은 SiO2, Al2O3, TaOx, MgO 및 이들의 2 이상의 조합으로 이루어진 군 중 어느 하나로 된 물질인 상보성 스핀 트랜지스터 논리회로
15 15
제1항에 있어서,상기 제1 채널층은 n-도핑을 하고 제1 소스 및 제1 드레인과 오믹(ohmic) 또는 쇼트키(Schottky) 접합을 한 상보성 스핀 트랜지스터 논리회로
16 16
제1항에 있어서,상기 제2 채널층은 n-도핑을 하고 제2 소스 및 제2 드레인과 오믹(ohmic) 또는 쇼트키(Schottky) 접합을 한 상보성 스핀 트랜지스터 논리회로
17 17
제1항에 있어서,상기 제1 채널층 또는 상기 제2 채널층은 나노선(nano-wire)을 포함하는 상보성 스핀 트랜지스터 논리회로
18 18
제1항에 있어서,상보성 스핀 트랜지스터 논리회로는 인버터, OR 게이트, AND 게이트, NOR 게이트, NAND 게이트 및 이들의 2 이상의 조합으로 된 군 중 어느 하나의 연산을 수행하는 상보성 스핀 트랜지스터 논리회로
지정국 정보가 없습니다
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순번 패밀리번호 국가코드 국가명 종류
1 US08125247 US 미국 FAMILY
2 US20110279146 US 미국 FAMILY

DOCDB 패밀리 정보

순번, 패밀리번호, 국가코드, 국가명, 종류의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 패밀리정보 - DOCDB 패밀리 정보 표입니다.
순번 패밀리번호 국가코드 국가명 종류
1 US2011279146 US 미국 DOCDBFAMILY
2 US8125247 US 미국 DOCDBFAMILY
국가 R&D 정보가 없습니다.