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게이트 및 상기 게이트를 절연하는 층간 절연층이 기판에 교대로 적층되어 상기 기판에 수직한 제1 방향을 따라 다수의 메모리 셀 영역 및 메모리 셀간 영역이 구분되는 게이트 스택 구조물; 상기 게이트 스택 구조물을 관통하도록 상기 기판 상에서 상기 제1 방향을 따라 연장하는 채널 구조물; 및상기 게이트 스택 구조물과 상기 채널 구조물 사이에 배치되고, 상기 게이트 스택 구조물로 내로 매립되도록 순차적으로 형성된 전하 저장 요소를 포함하고,상기 채널 구조물은 중심부에 형성된 절연 필라 및 상기 절연 필라를 둘러싸도록 형성된 채널층을 포함하고,상기 채널층은 비도핑된 채널 영역, 제1 이온 주입을 진행하여 상기 비도핑된 채널 영역을 둘러싸도록 형성된 n-형 도핑된 매립 채널 영역 및 제2 이온 주입을 진행하여 상기 n-형 도핑된 매립 채널 영역을 둘러싸도록 형성된 p-형 도핑된 베리어 영역을 포함하는 것을 특징으로 하는 수직형 메모리 소자
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제1항에 있어서, 상기 n-형 도핑된 매립 채널 영역은 상기 수직형 메모리 소자의 온-커런트 레벨(on-current level)을 높이고, 워드라인(word line) 읽기 동작 시에 필요한 전압(pass voltage: Vpass)을 감소시키는 것을 특징으로 하는 수직형 메모리 소자
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제1항에 있어서, 상기 p-형 도핑된 베리어 영역은 프렌켈-풀 터널링(Frenkel-Poole tunneling)을 유도하여 전자의 전이 가능한 거리를 증가시키는 것을 특징으로 하는 수직형 메모리 소자
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제1항에 있어서, 상기 채널층의 두께는 상기 비도핑된 채널 영역의 두께, 상기 n-형 도핑된 매립 채널 영역의 두께 및 p-형 도핑된 베리어 영역의 두께의 합과 동일한 것을 특징으로 하는 수직형 메모리 소자
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제1항에 있어서, 상기 n-형 도핑된 매립 채널 영역의 두께는 5nm 내지 8nm인 것을 특징으로 하는 수직형 메모리 소자
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제1항에 있어서, 상기 p-형 도핑된 베리어 영역의 두께는 3nm 내지 5nm인 것을 특징으로 하는 수직형 메모리 소자
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제1항에 있어서, 상기 n-형 도핑된 매립 채널 영역은 1 x 1019 atoms/cm3 의 도핑 농도로 도핑되는 것을 특징으로 하는 수직형 메모리 소자
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제1항에 있어서, 상기 p-형 도핑된 베리어 영역은 1 x 1019 atoms/cm3의 도핑 농도로 도핑되는 것을 특징으로 하는 수직형 메모리 소자
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제1항에 있어서, 상기 제1 이온 주입은 인(P), 비소(As), 안티모니(Sb) 및 비스무트(Bi) 중 적어도 어느 하나의 n-형 도펀트를 사용하는 것을 특징으로 하는 수직형 메모리 소자
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제1항에 있어서, 상기 제2 이온 주입은 붕소(B), 알루미늄(Al), 인듐(In) 및 갈륨(Ga) 중 적어도 어느 하나의 p-형 도펀트를 사용하는 것을 특징으로 하는 수직형 메모리 소자
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제1항에 있어서, 상기 채널층은 에피택셜 공정을 통해 형성되는 것을 특징으로 하는 수직형 메모리 소자
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제1항에 있어서, 상기 채널층은 다결정 실리콘(Poly Silicon), 다결정 실리콘 게르마늄(, Poly SiGe) 및 에피 실리콘(Epi Si) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 수직형 메모리 소자
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제1항에 있어서, 상기 전하 저장 요소는 터널 산화막, 전하 트랩막 및 블록킹 절연막을 포함하는 것을 특징으로 하는 수직형 메모리 소자
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14
제13항에 있어서, 상기 터널 산화막은 실리콘 산화물 및 금속 산화물 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 수직형 메모리 소자
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제13항에 있어서, 상기 전하 트랩막은 실리콘 질화물 및 금속 산화물 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 수직형 메모리 소자
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제13항에 있어서, 상기 블록킹 절연막은 실리콘 산화물 및 금속 산화물 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 수직형 메모리 소자
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기판 상에 상기 기판과 수직한 제1 방향을 따라 절연 필라(insulating pilar)를 형성하는 단계;상기 절연 필라를 둘러싸도록 채널층을 형성하는 단계;상기 채널층에 제1 이온 주입을 진행하여 상기 채널층의 표면에 n-형 도핑된 매립 채널 영역을 형성하고, 상기 n-형 도핑된 매립 채널 영역에 제2 이온 주입을 진행하여 상기 n-형 도핑된 채널 영역의 표면에 p-형 도핑된 베리어 영역을 형성하여, 상기 절연 필라, 도핑되지 않은 반도체 물질로 형성된 비도핑된 채널 영역, 상기 n-형 도핑된 매립 채널 영역 및 p-형 도핑된 베리어 영역을 포함하는 채널 구조물을 형성하는 단계;상기 채널 구조물이 형성된 기판 상에 상기 기판과 수직한 제1 방향을 따라 교대로 배열된 복수 개의 희생층 및 층간 절연층을 포함하는 게이트 스택 구조물 전구체를 형성하는 단계;상기 희생층을 선택적으로 제거하여 리세스(recess)를 형성하는 단계;상기 리세스가 부분적으로 매립되도록 상기 기판과 수평한 제2 방향을 따라 전하 저장 요소를 형성하는 단계; 및상기 리세스가 완전히 매립되도록 상기 기판과 수평한 제2 방향을 따라 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 수직형 메모리 소자의 제조 방법
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