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반도체 소자의 제조 방법

  • 기술번호 : KST2019034231
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 상기 반도체 소자의 제조 방법은, 식각 대상층 상에 희생막 패턴을 형성하고, 상기 희생막 패턴의 양측벽에 제1 스페이서를 형성하는 단계, 상기 희생막 패턴을 제거하고, 상기 제1 스페이서의 양측벽에 제2 스페이서를 형성하는 단계, 상기 제1 스페이서를 제거하고, 상기 제2 스페이서의 양측벽에 제3 스페이서를 형성하는 단계, 및 상기 제2 스페이서를 제거하고, 상기 제3 스페이서를 식각 마스크로 상기 식각 대상층을 식각하여 패턴을 형성하는 단계를 포함한다.
Int. CL H01L 21/027 (2006.01.01) H01L 21/02 (2006.01.01) H01L 21/033 (2006.01.01) H01L 21/28 (2006.01.01) H01L 21/3065 (2006.01.01)
CPC H01L 21/0274(2013.01) H01L 21/0274(2013.01) H01L 21/0274(2013.01) H01L 21/0274(2013.01) H01L 21/0274(2013.01) H01L 21/0274(2013.01) H01L 21/0274(2013.01) H01L 21/0274(2013.01)
출원번호/일자 1020180066670 (2018.06.11)
출원인 에스케이하이닉스 주식회사, 연세대학교 산학협력단, 오일권
등록번호/일자 10-2147149-0000 (2020.08.18)
공개번호/일자 10-2019-0140188 (2019.12.19) 문서열기
공고번호/일자 (20200824) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2018.06.11)
심사청구항수 17

출원인

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번호 이름 국적 주소
1 에스케이하이닉스 주식회사 대한민국 경기도 이천시
2 연세대학교 산학협력단 대한민국 서울특별시 서대문구
3 오일권 대한민국 경기도 군포시 금산로 **, *

발명자

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번호 이름 국적 주소
1 오일권 대한민국 서울특별시 관악구
2 김형준 서울특별시 영등포구
3 최태진 서울특별시 서대문구

대리인

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번호 이름 국적 주소
1 특허법인(유한) 대아 대한민국 서울특별시 강남구 역삼로 ***, 한양빌딩*층(역삼동)

최종권리자

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번호 이름 국적 주소
1 에스케이하이닉스 주식회사 경기도 이천시
2 연세대학교 산학협력단 서울특별시 서대문구
3 오일권 경기도 군포시 금산로 **, *
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)
2018.06.11 수리 (Accepted) 1-1-2018-0570243-71
2 [특허출원]특허출원서
[Patent Application] Patent Application
2018.06.11 수리 (Accepted) 1-1-2018-0568017-66
3 출원인정보변경(경정)신고서
Notification of change of applicant's information
2018.09.13 수리 (Accepted) 4-1-2018-5187790-25
4 선행기술조사의뢰서
Request for Prior Art Search
2019.11.12 수리 (Accepted) 9-1-9999-9999999-89
5 선행기술조사보고서
Report of Prior Art Search
2019.12.24 발송처리완료 (Completion of Transmission) 9-6-2020-0003442-80
6 의견제출통지서
Notification of reason for refusal
2020.01.13 발송처리완료 (Completion of Transmission) 9-5-2020-0031450-78
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2020.02.27 수리 (Accepted) 1-1-2020-0207666-14
8 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2020.02.27 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2020-0207665-68
9 등록결정서
Decision to grant
2020.07.27 발송처리완료 (Completion of Transmission) 9-5-2020-0506877-67
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
식각 대상층 상에 희생막 패턴을 형성하고, 상기 희생막 패턴의 양측벽에 제1 스페이서를 형성하는 단계;상기 희생막 패턴을 제거하고, 상기 제1 스페이서의 양측벽에 제2 스페이서를 형성하는 단계;상기 제1 스페이서를 제거하고, 상기 제2 스페이서의 양측벽에 제3 스페이서를 형성하는 단계; 및상기 제2 스페이서를 제거하고, 상기 제3 스페이서를 식각 마스크로 상기 식각 대상층을 식각하여 패턴을 형성하는 단계를 포함하며, 상기 제2 스페이서를 형성하는 단계는, ACL(Amorphous Carbon Layer) ALD 공정을 이용하여 상기 제2 스페이서를 형성하되, 상기 ACL ALD 공정은 100℃ 이하의 저온에서 수행되며, 상기 ACL ALD 공정은, 탄소 전구체와 플라즈마를 이용하여 상기 제2 스페이서를 형성하는 반도체 소자의 제조 방법
2 2
제1 항에 있어서, 상기 제1 내지 제3 스페이서는, 각각 서로 다른 물질로 구성되는 반도체 소자의 제조 방법
3 3
제1 항에 있어서상기 제2 스페이서는, 상기 제1 스페이서에 대해 식각 선택비를 갖는 물질을 포함하고,상기 제3 스페이서는, 상기 제2 스페이서에 대해 식각 선택비를 갖는 물질을 포함하는 반도체 소자의 제조 방법
4 4
제1 항에 있어서상기 제1 스페이서는, 실리콘 산화물을 포함하고,상기 제2 스페이서는, 비정질 탄소층(Amorphous Carbon Layer; ACL)를 포함하고,상기 제3 스페이서는, 금속 산화물(Metal Oxide)을 포함하는 반도체 소자의 제조 방법
5 5
제1 항에 있어서상기 제3 스페이서는, TiO2, HfO2, 또는 ZrO2를 포함하는 반도체 소자의 제조 방법
6 6
삭제
7 7
삭제
8 8
제1 항에 있어서, 상기 탄소 전구체는, 브롬화 탄소 전구체를 포함하는 반도체 소자의 제조 방법
9 9
제1 항에 있어서, 상기 플라즈마는, RF(Radio Frequency), 또는 상기 RF 보다 높은 주파수의 VHF(Very High Frequency) 소스를 이용하여 생성되는 수소 플라즈마를 포함하는 반도체 소자의 제조 방법
10 10
제1 항에 있어서, 상기 제3 스페이서를 형성하는 단계는, PE(Plasma Enhanced) ALD 공정을 이용하여 상기 제3 스페이서를 형성하는 것을 포함하는 반도체 소자의 제조 방법
11 11
제10 항에 있어서, 상기 PE ALD 공정은, RF(Radio Frequency), 또는 상기 RF 보다 높은 주파수의 VHF(Very High Frequency) 소스를 이용하여 생성되는 플라즈마를 이용하는 반도체 소자의 제조 방법
12 12
순차적으로 형성되는 식각 대상층 및 하드마스크막 상에 희생막 패턴을 형성하고, 상기 희생막 패턴의 양측벽에 제1 스페이서를 형성하는 단계;상기 희생막 패턴을 제거하고, 상기 제1 스페이서의 양측벽에 제2 스페이서를 형성하는 단계;상기 제1 스페이서를 제거하고, 상기 제2 스페이서를 식각 마스크로 상기 하드마스크막을 식각하여 하드마스크 패턴을 형성하는 단계;상기 하드마스크 패턴의 양측벽에 제3 스페이서를 형성하는 단계; 및상기 하드마스크 패턴을 제거하고, 상기 제3 스페이서를 식각 마스크로 상기 식각 대상층을 식각하여 패턴을 형성하는 단계를 포함하는반도체 소자의 제조 방법
13 13
제12 항에 있어서, 상기 제1 내지 제3 스페이서는, 각각 서로 다른 물질로 구성되는 반도체 소자의 제조 방법
14 14
제12 항에 있어서상기 제2 스페이서는, 상기 제1 스페이서에 대해 식각 선택비를 갖는 물질을 포함하고,상기 제3 스페이서는, 상기 식각 마스크에 대해 식각 선택비를 갖는 물질을 포함하는 반도체 소자의 제조 방법
15 15
제12 항에 있어서상기 제1 스페이서는, 실리콘 산화물을 포함하고,상기 제2 스페이서는, 비정질 탄소층(Amorphous Carbon Layer; ACL)를 포함하고,상기 제3 스페이서는, 금속 산화물(Metal Oxide)을 포함하는 반도체 소자의 제조 방법
16 16
제12 항에 있어서, 상기 제2 스페이서를 형성하는 단계는, ACL(Amorphous Carbon Layer) ALD 공정을 이용하여 상기 제2 스페이서를 형성하는 것을 포함하는 반도체 소자의 제조 방법
17 17
제16 항에 있어서, 상기 ACL ALD 공정은, 탄소 전구체와 플라즈마를 이용하여 상기 제2 스페이서를 형성하는 반도체 소자의 제조 방법
18 18
제17 항에 있어서, 상기 탄소 전구체는, 브롬화 탄소 전구체를 포함하는 반도체 소자의 제조 방법
19 19
제12 항에 있어서, 상기 제3 스페이서를 형성하는 단계는, PE(Plasma Enhanced) ALD 공정을 이용하여 상기 제3 스페이서를 형성하는 것을 포함하는 반도체 소자의 제조 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.