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기판;상기 기판 상에 제공되며, 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체; 및상기 적층 구조체를 관통하는 채널 홀들 내에 제공되며, 상기 기판의 상면에 수직한 방향으로 연장되는 수직 채널 구조체들을 포함하되,상기 수직 채널 구조체들 각각은:상기 채널 홀들의 내측벽을 컨포멀하게 덮고, 강유전 물질을 포함하는 단일층 구조의 데이터 저장 패턴;상기 데이터 저장 패턴의 측벽을 덮고, 산화물 반도체 물질을 포함하는 수직 채널 패턴;상기 수직 채널 패턴의 상면 상의 도전 패드; 및상기 수직 채널 패턴 및 상기 도전 패드로 둘러싸인 수직 반도체 패턴을 포함하고,상기 수직 채널 패턴은 상기 기판의 상면과 접촉하는 제1 부분 및 상기 데이터 저장 패턴과 상기 수직 반도체 패턴 사이에 제공되는 제2 부분을 포함하고,상기 수직 반도체 패턴은 상기 수직 채널 패턴의 상기 제1 부분을 사이에 두고 상기 기판과 서로 이격되는 3차원 반도체 메모리 장치
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제 1 항에 있어서,상기 수직 반도체 패턴은 실리콘 계열 물질을 포함하는 3차원 반도체 메모리 장치
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제 2 항에 있어서,상기 기판은 제1 도전형의 불순물이 도핑된 반도체 기판이고,상기 수직 반도체 패턴은 상기 제1 도전형의 불순물이 도핑된 폴리 실리콘을 포함하는 3차원 반도체 메모리 장치
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제 3 항에 있어서,상기 도전 패드는 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 반도체 물질을 포함하는 3차원 반도체 메모리 장치
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제 1 항에 있어서,상기 데이터 저장 패턴은 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나를 포함하는 3차원 반도체 메모리 장치
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제 1 항에 있어서,상기 수직 채널 패턴은 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질을 포함하는 3차원 반도체 메모리 장치
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제 1 항에 있어서,상기 데이터 저장 패턴은 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태를 갖고,상기 수직 채널 패턴은 하단이 닫힌(closed) 파이프 형태 또는 마카로니 형태를 갖는 3차원 반도체 메모리 장치
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제 1 항에 있어서,상기 도전 패드의 적어도 일부는 상기 게이트 전극들 중 최상부의 것과 수평 방향으로 중첩되는 3차원 반도체 메모리 장치
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제 1 항에 있어서,상기 수직 채널 패턴의 상기 제1 부분의 일부는 상기 게이트 전극들 중 최하부의 것과 수평 방향으로 중첩되는 3차원 반도체 메모리 장치
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제 1 항에 있어서,상기 도전 패드는 폭이 불연속적으로 변하는 단차를 갖고,상기 도전 패드의 측벽은 상기 층간 절연막들 중 최상부의 것과 접촉하는 3차원 반도체 메모리 장치
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제 1 항에 있어서,상기 수직 채널 구조체들 각각은, 상기 수직 반도체 패턴 및 상기 도전 패드로 둘러싸인 공간을 채우는 매립 절연 패턴을 더 포함하는 3차원 반도체 메모리 장치
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제 11 항에 있어서,상기 매립 절연 패턴은 폭이 불연속적으로 변하는 단차를 갖고,상기 단차보다 낮은 레벨에 위치하는 상기 매립 절연 패턴의 하부는 상기 수직 반도체 패턴으로 둘러싸이고,상기 단차보다 높은 레벨에 위치하는 상기 매립 절연 패턴의 상부는 상기 도전 패드 및 상기 수직 반도체 패턴의 일부로 둘러싸이고,상기 상부의 폭은 상기 하부의 폭보다 큰 3차원 반도체 메모리 장치
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제 11 항에 있어서,상기 도전 패드는 균일한 두께를 갖고,상기 도전 패드의 하면은 상기 수직 반도체 패턴의 상면 및 상기 매립 절연 패턴의 상면과 공면을 이루고, 상기 게이트 전극들 중 최상부의 것의 하면보다 높은 레벨에 위치하는 3차원 반도체 메모리 장치
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제 1 항에 있어서,상기 채널 홀들 각각은 상기 기판의 일부 및 상기 적층 구조체를 관통하는 제1 채널 홀 및 상기 제1 채널 홀과 연결되는 제2 채널 홀을 포함하고,상기 제1 및 제2 채널 홀들은 서로 연결되는 경계에서 서로 다른 직경을 갖고,상기 수직 채널 구조체들 각각은 상기 제1 채널 홀 내부를 채우는 제1 구조체 및 상기 제1 구조체 상에 제공되며 상기 제2 채널 홀 내부를 채우는 제2 구조체를 포함하는 3차원 반도체 메모리 장치
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강유전 물질을 포함하는 단일층 구조의 데이터 저장 패턴, 상기 데이터 저장 패턴의 측벽을 덮고 산화물 반도체 물질을 포함하는 수직 채널 패턴, 상기 수직 채널 패턴의 상면 상의 도전 패드, 및 상기 수직 채널 패턴 및 상기 도전 패드로 둘러싸인 수직 반도체 패턴을 포함하는 스트링들, 상기 스트링들과 수평 방향으로 연결되는 선택 라인들 및 워드 라인들, 및 상기 스트링들과 수직 방향으로 연결되는 비트 라인들을 포함하는 3차원 반도체 메모리 장치의 동작 방법에 있어서,상기 스트링들 중 데이터 저장의 대상이 되는 대상 메모리 셀을 포함하는 대상 스트링과 연결되는 제1 비트 라인에 전원 전압을 인가하는 것;상기 대상 스트링과 연결되는 적어도 하나의 선택 라인에 상기 전원 전압보다 작은 값의 GIDL 전압을 인가하는 것;상기 워드 라인들 중 하나인 선택 워드 라인에 프로그램 전압을 인가하는 것;상기 워드 라인들 중 상기 선택 워드 라인 외의 비선택 워드 라인들 각각에 패스 전압을 인가하는 것;상기 전원 전압과 상기 GIDL 전압의 차이를 통해 GIDL을 발생시키는 것; 및홀을 상기 대상 스트링의 채널에 해당하는 상기 수직 반도체 패턴 및 상기 수직 채널 패턴으로 주입 및 확산시키는 것을 포함하는 3차원 반도체 메모리 장치의 동작 방법
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제 15 항에 있어서,상기 대상 스트링에 인접하는 제1 인접 스트링과 연결되는 제2 비트 라인에 상기 전원 전압보다 작은 값의 전압을 인가하는 것; 및상기 제1 비트 라인과 연결되는 제2 인접 스트링과 연결되는 적어도 하나의 선택 라인에 상기 전원 전압을 인가하는 것을 더 포함하되,상기 대상 메모리 셀에 대한 선택적인 홀 주입 기반 프로그램 동작을 수행하는 3차원 반도체 메모리 장치의 동작 방법
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제 15 항에 있어서,상기 전원 전압, 상기 GIDL 전압, 상기 프로그램 전압 및 상기 패스 전압의 값들 및 인가 타이밍들을 조절하는 것을 더 포함하는 3차원 반도체 메모리 장치의 동작 방법
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기판, 상기 기판 상에 제공되며, 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 및 상기 적층 구조체를 관통하는 채널 홀들 내에 제공되며, 상기 기판의 상면에 수직한 방향으로 연장되는 수직 채널 구조체들 및 상기 수직 채널 구조체들 중 어느 하나와 전기적으로 연결되는 입출력 패드를 포함하는 3차원 반도체 메모리 장치; 및상기 입출력 패드를 통하여 상기 3차원 반도체 메모리 장치와 전기적으로 연결되며, 상기 3차원 반도체 메모리 장치를 제어하는 컨트롤러를 포함하되,상기 수직 채널 구조체들 각각은:상기 채널 홀들의 내측벽을 컨포멀하게 덮고, 강유전 물질을 포함하는 단일층 구조의 데이터 저장 패턴;상기 데이터 저장 패턴의 측벽을 덮고, 산화물 반도체 물질을 포함하는 수직 채널 패턴;상기 수직 채널 패턴의 상면 상의 도전 패드; 및상기 수직 채널 패턴 및 상기 도전 패드로 둘러싸인 수직 반도체 패턴을 포함하고,상기 수직 채널 패턴은 상기 기판의 상면과 접촉하는 제1 부분 및 상기 데이터 저장 패턴과 상기 수직 반도체 패턴 사이에 제공되는 제2 부분을 포함하고,상기 수직 반도체 패턴은 상기 수직 채널 패턴의 상기 제1 부분을 사이에 두고 상기 기판과 서로 이격되는 전자 시스템
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제 18 항에 있어서,상기 수직 반도체 패턴은 실리콘 계열 물질을 포함하고,상기 수직 반도체 패턴은 제1 도전형의 불순물이 도핑된 폴리 실리콘을 포함하고,상기 도전 패드는 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 반도체 물질을 포함하고,상기 데이터 저장 패턴은 사방정계(orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 어느 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나를 포함하고,상기 수직 채널 패턴은 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질을 포함하는 전자 시스템
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제 18 항에 있어서,상기 도전 패드의 적어도 일부는 상기 게이트 전극들 중 최상부의 것과 수평 방향으로 중첩되는 전자 시스템
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