맞춤기술찾기

홈으로 가기
맞춤기술찾기
이전대상기술
프린트하기

이전대상기술

GIDL 기반 소거 동작 시 홀 발생 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법

  • 기술번호 : KST2022010027
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
상담신청 PDF 받기
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 GIDL(Gate Induced Drain Leakage) 기반 소거 동작 시 홀 발생 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는, 기판; 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링; 및 상기 적어도 하나의 스트링이 연장 형성되는 수직 방향으로 중간 지점에 배치된 채 GIDL(Gate Induced Drain Leakage) 기반 소거 동작 시 홀(Hole) 발생 용도로 사용되는 적어도 하나의 트랜지스터-상기 적어도 하나의 트랜지스터는 상기 중간 지점에 형성된 채 홀 공급원으로 사용되는 N형 반도체 영역 및 상기 N형 반도체 영역과 연결된 채 상기 N형 반도체 영역에 전압 인가를 위해 사용되는 P형 플레이트(Plate)를 포함함-를 포함할 수 있다.
Int. CL H01L 27/1157 (2017.01.01) H01L 27/11582 (2017.01.01) H01L 27/11597 (2017.01.01) H01L 27/1159 (2017.01.01)
CPC H01L 27/1157(2013.01) H01L 27/11582(2013.01) H01L 27/11597(2013.01) H01L 27/1159(2013.01)
출원번호/일자 1020200164050 (2020.11.30)
출원인 한양대학교 산학협력단
등록번호/일자
공개번호/일자 10-2022-0075693 (2022.06.08) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 국내출원/신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2020.11.30)
심사청구항수 12

출원인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 출원인 표입니다.
번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 발명자 표입니다.
번호 이름 국적 주소
1 송윤흡 서울특별시 성동구

대리인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 대리인 표입니다.
번호 이름 국적 주소
1 양성보 대한민국 서울특별시 강남구 선릉로***길 ** (논현동) 삼성빌딩 *층(피앤티특허법률사무소)

최종권리자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 최종권리자 표입니다.
번호 이름 국적 주소
최종권리자 정보가 없습니다
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2020.11.30 수리 (Accepted) 1-1-2020-1290017-51
2 선행기술조사의뢰서
Request for Prior Art Search		 2022.03.15 수리 (Accepted) 9-1-9999-9999999-89
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판; 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링; 및 상기 적어도 하나의 스트링이 연장 형성되는 수직 방향으로 중간 지점에 배치된 채 GIDL(Gate Induced Drain Leakage) 기반 소거 동작 시 홀(Hole) 발생 용도로 사용되는 적어도 하나의 트랜지스터-상기 적어도 하나의 트랜지스터는 상기 중간 지점에 형성된 채 홀 공급원으로 사용되는 N형 반도체 영역 및 상기 N형 반도체 영역과 연결된 채 상기 N형 반도체 영역에 전압 인가를 위해 사용되는 P형 플레이트(Plate)를 포함함-를 포함하는 3차원 플래시 메모리
2 2
제1항에 있어서,상기 N형 반도체 영역은, 상기 적어도 하나의 스트링에 포함되는 채널층과 직접적으로 맞닿는 것을 특징으로 하는 3차원 플래시 메모리
3 3
제2항에 있어서,상기 N형 반도체 영역은, 상기 채널층이 상기 N형 반도체 영역에 의해 상부 채널층 및 하부 채널층으로 분리되도록 상기 채널층을 관통하며 형성되는 것을 특징으로 하는 3차원 플래시 메모리
4 4
제3항에 있어서,상기 P형 플레이트는, 상기 N형 반도체 영역의 측면을 감싸도록 형성되는 것을 특징으로 하는 3차원 플래시 메모리
5 5
제3항에 있어서,상기 P형 플레이트는, 상기 N형 반도체 영역이 상기 P형 플레이트에 의해 상부 N형 반도체 영역 및 하부 N형 반도체 영역으로 분리되도록 상기 N형 반도체 영역을 관통하며 형성되는 것을 특징으로 하는 3차원 플래시 메모리
6 6
제1항에 있어서,상기 적어도 하나의 트랜지스터가 복수 개 구비되는 경우, 상기 복수의 트랜지스터들은, 상기 적어도 하나의 스트링이 연장 형성되는 수직 방향으로 일정 거리 이상 이격되며 각각 형성되는 것을 특징으로 하는 3차원 플래시 메모리
7 7
제1항에 있어서,상기 적어도 하나의 트랜지스터는, 상기 적어도 하나의 스트링의 드레인 및 소스와 함께 상기 GIDL 기반 소거 동작 시 상기 홀 발생 용도로 사용되는 것을 특징으로 하는 3차원 플래시 메모리
8 8
기판 상 수직 방향으로 연장 형성되는 적어도 하나의 하부 스트링을 포함하는 하부 반도체 구조체를 준비하는 단계; 상기 적어도 하나의 하부 스트링의 상부에 GIDL 기반 소거 동작 시 홀 발생 용도로 사용되는 적어도 하나의 트랜지스터-상기 적어도 하나의 트랜지스터는 상기 적어도 하나의 하부 스트링의 상단에 형성된 채 홀 공급원으로 사용되는 N형 반도체 영역 및 상기 N형 반도체 영역과 연결된 채 상기 N형 반도체 영역에 전압 인가를 위해 사용되는 P형 플레이트(Plate)를 포함함-를 형성하는 단계; 상기 하부 반도체 구조체의 상부에 상기 수직 방향으로 연장 형성되는 적어도 하나의 상부 스트링을 포함하는 상부 반도체 구조체를 적층하는 단계; 및 상기 N형 반도체 영역을 상기 적어도 하나의 상부 스트링의 하단 일부분까지 확산시키는 단계를 포함하는 3차원 플래시 메모리의 제조 방법
9 9
제8항에 있어서,상기 형성하는 단계는, 상기 N형 반도체 영역이 상기 적어도 하나의 하부 스트링에 포함되는 채널층과 직접적으로 맞닿도록 상기 N형 반도체 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법
10 10
제9항에 있어서,상기 N형 반도체 영역을 형성하는 단계는, 상기 적어도 하나의 하부 스트링에 포함되는 상기 채널층 및 상기 적어도 하나의 상부 스트링에 포함되는 채널층이 상기 N형 반도체 영역에 의해 분리되도록 상기 적어도 하나의 하부 스트링에 포함되는 상기 채널층의 상단을 덮는 상기 N형 반도체 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법
11 11
기판 상 수직 방향으로 연장 형성되는 적어도 하나의 하부 스트링을 포함하는 하부 반도체 구조체를 준비하는 단계; 상기 적어도 하나의 하부 스트링의 상부에 GIDL 기반 소거 동작 시 홀 발생 용도로 사용되는 적어도 하나의 트랜지스터-상기 적어도 하나의 트랜지스터는 상기 적어도 하나의 하부 스트링의 상단에 형성된 채 홀 공급원으로 사용되는 N형 반도체 영역 및 상기 N형 반도체 영역과 연결된 채 상기 N형 반도체 영역에 전압 인가를 위해 사용되는 P형 플레이트를 포함함-를 형성하는 단계; 및 상기 하부 반도체 구조체의 상부에 상기 수직 방향으로 연장 형성되는 적어도 하나의 상부 스트링을 포함하는 상부 반도체 구조체-상기 적어도 하나의 상부 스트링의 하단에는 상기 N형 반도체 영역이 형성됨-를 적층하는 단계를 포함하는 3차원 플래시 메모리의 제조 방법
12 12
기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링을 포함하는 반도체 구조체-상기 반도체 구조체는 상기 적어도 하나의 스트링이 연장 형성되는 수직 방향으로 중간 지점에 배치된 채 상기 적어도 하나의 스트링과 연결되며 GIDL 기반 소거 동작 시 홀 발생을 위한 전압 인가 용도로 사용되는 P형 플레이트를 포함함-를 준비하는 단계; 및 상기 적어도 하나의 스트링에 포함되는 채널층 중 상기 P형 플레이트와 맞닿는 부분을 홀 공급원으로 사용되는 N형 반도체 영역으로 변화시켜, 상기 N형 반도체 영역 및 상기 P형 플레이트로 구성되는 적어도 하나의 트랜지스터를 형성하는 단계를 포함하는 3차원 플래시 메모리의 제조 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.