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플로팅 디바이스를 포함하는 3차원 플래시 메모리 및 그 제조 방법

  • 기술번호 : KST2022018007
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 플로팅 디바이스를 포함하는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인들 및 복수의 층간 절연층들과, 상기 복수의 워드 라인들 및 상기 복수의 층간 절연층들을 상기 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층, 상기 채널층을 감싸도록 연장 형성되는 전하 저장층 및 상기 전하 저장층을 감싸도록 연장 형성되는 플로팅 디바이스층을 포함한 채 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에서 상기 복수의 층간 절연층들을 제거하는 단계; 및 서로 격리된 복수의 플로팅 디바이스들을 형성하기 위하여, 상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계를 포함할 수 있다.
Int. CL H01L 27/11582 (2017.01.01) H01L 27/11568 (2017.01.01) H01L 27/11597 (2017.01.01) H01L 27/1159 (2017.01.01) H01L 29/66 (2006.01.01)
CPC H01L 27/11582(2013.01) H01L 27/11568(2013.01) H01L 27/11597(2013.01) H01L 27/1159(2013.01) H01L 29/66833(2013.01) H01L 29/6684(2013.01)
출원번호/일자 1020210021345 (2021.02.17)
출원인 한양대학교 산학협력단
등록번호/일자
공개번호/일자 10-2022-0117691 (2022.08.24) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 국내출원/신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2021.02.17)
심사청구항수 5

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 송윤흡 서울특별시 성동구

대리인

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번호 이름 국적 주소
1 양성보 대한민국 서울특별시 강남구 선릉로***길 ** (논현동) 삼성빌딩 *층(피앤티특허법률사무소)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2021.02.17 수리 (Accepted) 1-1-2021-0193681-50
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번호 청구항
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플로팅 디바이스를 포함하는 3차원 플래시 메모리의 제조 방법에 있어서,수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인들 및 복수의 층간 절연층들과, 상기 복수의 워드 라인들 및 상기 복수의 층간 절연층들을 상기 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층, 상기 채널층을 감싸도록 연장 형성되는 전하 저장층 및 상기 전하 저장층을 감싸도록 연장 형성되는 플로팅 디바이스층을 포함한 채 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에서 상기 복수의 층간 절연층들을 제거하는 단계; 및 서로 격리된 복수의 플로팅 디바이스들을 형성하기 위하여, 상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계를 포함하는 3차원 플래시 메모리의 제조 방법
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제1항에 있어서,상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계는, 상기 복수의 층간 절연층들이 제거된 공간들인 복수의 에어 갭(Air gap)들을 통해 상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법
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제1항에 있어서,상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계는, 열 산화 공정을 이용하여 상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법
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제1항에 있어서,상기 복수의 층간 절연층들을 제거하는 단계 및 상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계는, 단일 공정을 통해 수행되는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법
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제1항에 있어서,상기 복수의 메모리 셀들을 서로 격리시키기 위하여, 상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들이 제거된 공간들에 플로팅 게이트 산화물층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.