MOS(Metal Oxide Semiconductor)형 데이터 저장매체의 나노미터 영역에 대한 전하의 저장 및 읽기에 사용되는 FET(Field Effect Transistor)-팁 방식의 캔틸레버 탐침에 있어서,

단결정 벌크형 제1실리콘 층위에 제1절연층과 제2실리콘 층이 순차적으로 올려져 있는 p형 단결정 실리콘-온-절연체(SOI) 기판과,

상기 SOI 기판 위에 형성된 제2절연층과,

각각 상기 SOI 기판의 제2실리콘 층으로부터 막대 형상으로 연장 형성되며 n형 불순물이 주입되어 도전성을 갖는 제1 및 제2 연결배선이 소정 간격으로 평행하게 배치된 적어도 하나의 캔틸레버 아암과,

각각 상기 제1 및 제2 연결배선의 선단부로부터 서로 만나도록 경사각도를 갖고 밴드 형상으로 연장 형성되며 n형 불순물이 고 에너지 이온 주입되어 형성된 소스 영역 및 드레인 영역과, 상기 소스 및 드레인 영역이 만나는 선단부에 수직으로 돌출된 첨두형 팁 형상으로 이루어진 p형의 채널형성 영역을 포함하는 n++-p-n++ 구조의 적어도 하나의 FET-팁 채널과,

각각 일단이 상기 제2절연층 위에 형성되며 타단이 제2실리콘 층에 위치한 소스 및 드레인 접촉패드와 연결된 제1 및 제2 연결배선과 연결되는 적어도 하나의 소스 전극패드 및 드레인 전극패드로 구성되며,

상기 적어도 하나의 FET-팁 채널은 FET-팁 채널과 근접된 적어도 하나의 MOS형 나노미터 영역에 대한 전하의 동시 저장과 적어도 하나의 MOS형 나노미터 영역에 트랩된 전하의 동시 읽기에 사용되는 것을 특징으로 하는 FET-팁 방식의 캔틸레버 탐침

단결정 벌크형 제1실리콘 층위에 제1절연층과 제2실리콘 층이 순차적으로 올려져 있는 p형 단결정 실리콘-온-절연체(SOI) 기판과;

각각 상기 SOI 기판의 제2 실리콘 층으로부터 막대 형상으로 연장 형성되며 n형 불순물이 주입되어 도전성을 갖는 제1 및 제2 연결배선이 소정 간격으로 평행하게 배치된 적어도 하나의 캔틸레버 아암과;

각각 상기 제1 및 제2 연결배선의 선단부로부터 서로 만나도록 경사각도를 갖고 밴드 형상으로 연장 형성되며 n형 불순물이 고 에너지 이온 주입되어 형성된 소스 영역 및 드레인 영역과, 상기 소스 및 드레인 영역이 만나는 선단부에 수직으로 돌출된 첨두형 팁 형상으로 이루어진 p형의 채널형성 영역을 포함하는 n++-p-n++ 구조의 적어도 하나의 FET(Field Effect Transistor)-팁 채널로 구성되며,

상기 캔틸레버 아암은 시료에 근접될 때 원자간에 상호 작용하는 힘에 의해 휨 현상이 발생되는 원자간력 현미경(AFM)용 탐침으로 사용되는 것을 특징으로 하는 FET-팁 방식의 캔틸레버 탐침

MOS(Metal Oxide Semiconductor)형 데이터 저장매체의 다수의 나노미터 영역에 대한 전하의 저장 및 읽기에 사용되는 FET(Field Effect Transistor)-팁 방식의 캔틸레버 탐침에 있어서:

단결정 벌크형 제1실리콘 층위에 제1절연층과 제2실리콘 층이 순차적으로 올려져 있는 제1타입의 불순물이 도핑된 단결정 실리콘-온-절연체(SOI) 기판과, 상기 SOI 기판 위에 형성된 제2절연층과, 각각 상기 제2절연층 위에 형성되며 소스 및 드레인이 연결되는 다수의 소스 전극패드 및 드레인 전극패드를 포함하는 탐침 본체와;

각각 상기 탐침 본체의 제2실리콘 층에 소스 전극패드 및 드레인 전극패드와 연결되는 소스 및 드레인 접촉패드로부터 막대 형상으로 연장 형성되며 불순물이 주입되어 도전성을 갖는 제1 및 제2 연결배선이 소정 간격으로 평행하게 배치된 다수의 캔틸레버 아암과;

각각 상기 제1 및 제2 연결배선의 선단부로부터 서로 만나도록 경사각도를 갖고 밴드 형상으로 연장 형성되며 제2타입의 불순물이 고 에너지 이온 주입되어 형성된 소스 영역 및 드레인 영역과, 상기 소스 및 드레인 영역이 만나는 선단부에 수직으로 돌출된 첨두형 팁 형상으로 이루어진 제1타입의 불순물이 도핑된 채널형성 영역을 포함하는 다수의 FET-팁 채널로 구성되며,

상기 다수의 FET-팁 채널은 다수의 MOS형 나노영역에 대한 전하의 저장과 읽기를 수행하는 것을 특징으로 하는 FET-팁 방식의 캔틸레버 탐침

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제1항 내지 제3항 중 어느 한 항에 있어서, 상기 캔틸레버 아암은 각각 SOI 기판의 제2실리콘 층으로부터 서로 일정한 간격을 유지하면서 일정한 폭으로 평행하게 연장된 제1 및 제2 아암과,

상기 캔틸레버 탐침이 원자간력 현미경(AFM) 시스템에 적용된 경우 시료와 캔틸레버 아암을 얼라인하기 위해 조사된 레이저 빔을 반사하는 데 사용되는 반사판과,

상기 반사판을 제1 및 제2 아암의 선단부에서 FET 채널의 영향을 최대한 억제하도록 제1 및 제2 아암 사이에 플로팅시켜서 지지하기 위한 지지수단으로 구성되는 것을 특징으로 하는 FET-팁 방식의 캔틸레버 탐침

제1항 내지 제3항 중 어느 한 항에 있어서, 상기 캔틸레버 아암은 각각 SOI 기판의 제2실리콘 층으로부터 서로 일정한 간격을 유지하면서 일정한 폭으로 평행하게 연장된 제1 내지 제3 아암으로 구성되며,

상기 제1 및 제2 아암의 선단부에서 제3아암의 선단부로 각각 일자형 제1 및 제2 연결부가 연결되어 있는 것을 특징으로 하는 FET-팁 방식의 캔틸레버 탐침

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제1항 내지 제3항 중 어느 한 항에 있어서, 상기 다수의 캔틸레버 아암은 탐침 본체로부터 동일한 방향을 따라 평행하게 배열되는 것을 특징으로 하는 FET-팁 방식의 캔틸레버 탐침

제1항 내지 제3항 중 어느 한 항에 있어서, 상기 탐침 본체는 사각형상으로 이루어진 다수의 관통구멍을 포함하며, 다수의 캔틸레버 아암은 각각 관통구멍의 내주면으로부터 공간을 향하여 선단부가 연장 형성되는 것을 특징으로 하는 FET-팁 방식의 캔틸레버 탐침

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MOS(Metal Oxide Semiconductor)형 데이터 저장매체의 나노미터 영역에 대한 전하의 저장 및 읽기에 사용되는 FET(Field Effect Transistor)-팁 방식의 캔틸레버 탐침 제조방법에 있어서,

(가) 단결정 벌크형 제1실리콘 층위에 제1절연층과 제2실리콘 층이 순차적으로 올려져 있는 제1타입의 불순물이 도핑된 단결정 실리콘-온-절연체(SOI) 기판의 양면에 상부 및 하부 제2절연층을 형성하는 단계와,

(나) 상기 상부 제2절연층을 패턴닝하여 SOI 기판의 선단부에 첨두형 팁 형성용 식각 마스크를 형성한 후 이를 이용하여 상기 제2실리콘의 일정한 두께 부분에 첨두형 팁을 형성하는 단계와,

(다) 상기 웨이퍼의 양면을 습식 열산화한 후 상부면에 화학기상 증착 방법으로 TOES(tetraethoxysilane) 산화막을 형성하는 단계와,

(라) 막대형의 아암을 형성함과 동시에 선단부에 역 V자형의 선형상의 돌출부를 구비하고 돌출부 중앙에 상기 첨두형 팁이 위치하도록 상기 TOES 산화막을 패턴닝하여 이온 주입 마스크를 형성하는 단계와,

(마) 상기 이온 주입 마스크를 이용하여 제2타입의 불순물을 제2실리콘 층으로 고 에너지 이온 주입한 후 열처리하여 노출된 제2실리콘 층을 활성화시킴에 의해 각각의 선단부에 FET 채널을 형성하는 단계와,

(바) 상기 역 V자형 선단부에 선형상으로 소스 영역와 드레인 영역을 정의하며 소스 영역과 드레인 영역으로부터 막대형 아암의 양측변을 따라 후단부로 연장되어 본체에 소스 및 드레인 접촉패드를 형성하도록 상기 제2실리콘 층을 패턴닝하는 단계와,

(사) 상기 본체 부분의 TOES 산화막 위에 상기 소스 및 드레인 접촉패드와 연결되는 소스 및 드레인 전극패드를 형성하는 단계와,

(아) 상기 기판의 상부면을 보호막으로 보호한 상태에서 아암 부분에 제2실리콘 층만을 남기도록 기판 하부면의 벌크형 제1실리콘 층과 제1절연층을 건식 식각방법으로 패턴닝하여 제거하고 이어서 상기 보호막을 제거하는 단계로 구성되는 것을 특징으로 하는 FET-팁 방식의 캔틸레버 탐침 제조방법

MOS(Metal Oxide Semiconductor)형 데이터 저장매체의 나노미터 영역에 대한 전하의 저장 및 읽기에 사용되는 FET(Field Effect Transistor)-팁 방식의 캔틸레버 탐침 제조방법에 있어서,

(가) 단결정 벌크형 제1실리콘 층위에 제1절연층과 제2실리콘 층이 순차적으로 올려져 있는 제1타입의 불순물이 도핑된 단결정 실리콘-온-절연체(SOI) 기판의 양면에 상부 및 하부 제2절연층을 형성하는 단계와,

(나) 상기 상부 제2절연층을 패턴닝하여 SOI 기판의 선단부에 첨두형 팁 형성용 식각 마스크를 형성한 후 이를 이용하여 상기 제2실리콘의 일정한 두께 부분에 다수의 첨두형 팁을 일정한 간격으로 형성하는 단계와,

(다) 상기 웨이퍼의 양면을 습식 열산화한 후 상부면에 화학기상 증착 방법으로 TOES 산화막을 형성하는 단계와,

(라) 각각 막대형의 아암을 형성함과 동시에 선단부에 역 V자형의 선형상의 돌출부를 구비하고 돌출부 중앙에 상기 첨두형 팁 각각이 위치하도록 상기 TOES 산화막을 패턴닝하여 이온 주입 마스크를 형성하는 단계와,

(마) 상기 이온 주입 마스크를 이용하여 제2타입의 불순물을 제2실리콘 층으로 고 에너지 이온 주입한 후 열처리하여 노출된 제2실리콘 층을 활성화시킴에 의해 각각의 선단부에 FET 채널을 형성하는 단계와,

(바) 각각 상기 역 V자형 선단부에 선형상으로 소스 영역와 드레인 영역을 정의하며 소스 영역과 드레인 영역으로부터 막대형 아암의 양측변을 따라 후단부로 연장되어 본체에 소스 및 드레인 접촉패드를 형성하도록 상기 제2실리콘 층을 패턴닝하여 다수의 캔틸레버 아암을 형성하는 단계와,

(사) 상기 본체 부분의 TOES 산화막 위에 각각 상기 소스 및 드레인 접촉패드와 연결되는 소스 및 드레인 전극패드를 형성하는 단계와,

(아) 상기 기판의 상부면을 보호막으로 보호한 상태에서 각각의 아암 부분에 제2실리콘 층만을 남기도록 기판 하부면의 벌크형 제1실리콘 층과 제1절연층을 건식 식각방법으로 패턴닝하여 제거하고 이어서 상기 보호막을 제거하는 단계로 구성되는 것을 특징으로 하는 FET-팁 방식의 캔틸레버 탐침 제조방법

제12항 또는 제13항에 있어서, 상기 (라) 단계에서 이온 주입 마스크를 형성하는 단계는

저해상도의 제1감광제를 기판의 TOES 산화막 상부에 도포한 후 저속 회전 및 고속 회전으로 회전 도포하여 제1감광막을 형성하는 단계와,

열처리를 거치지 않은 상태에서, 고해상도의 제2감광제를 제1감광막 위에 도포한 후 저속 회전 및 고속 회전으로 회전 도포하여 제2감광막을 형성하는 단계와,

상기 제1 및 제2 감광막에 대한 열처리 후에 감광막에 대한 자외선 노광을 제1감광제의 노광조건에 따라 실시하는 단계와,

상기 자외선 노광 후 제2감광제용 현상액을 사용하여 제1 및 제2 감광막을 현상함에 의해 TOES 산화막을 패턴닝하기 위한 식각 마스크를 형성하는 단계와,

상기 식각 마스크를 사용하여 노출된 TOES 산화막을 식각하여 이온 주입 마스크를 형성하는 단계로 구성되는 것을 특징으로 하는 FET-팁 방식의 캔틸레버 탐침 제조방법

제13항에 있어서, 상기 다수의 첨두형 팁은 일렬로 배열되며, 다수의 캔틸레버 아암은 탐침 본체로부터 동일한 방향을 따라 평행하게 배열되는 것을 특징으로 하는 FET-팁 방식의 캔틸레버 탐침 제조방법

제13항에 있어서, 상기 (나) 단계에서 다수의 첨두형 팁은 매트릭스 방식으로 배열되고,

상기 (아) 단계에서 벌크형 제1실리콘 층과 제1절연층을 건식 식각방법으로 패턴닝하여 제거함에 따라 탐침 본체는 사각형상으로 이루어진 다수의 관통구멍을 포함하며, 다수의 캔틸레버 아암이 각각 관통구멍의 내주면으로부터 공간을 향하여 선단부가 연장 형성된 패턴으로 형성되는 것을 특징으로 하는 FET-팁 방식의 캔틸레버 탐침 제조방법

제12항 또는 제13항에 있어서, 상기 제2실리콘 층을 패턴닝하는 단계는 비등방성 식각방법을 이용하여 실행되는 것을 특징으로 하는 FET-팁 방식의 캔틸레버 탐침 제조방법

제12항 또는 제13항에 있어서, 상기 (아) 단계에서 상기 기판의 상부면을 보호하기 위한 보호막은 저해상도의 제1감광제와 고해상도의 제2감광제를 이중으로 사용하여 형성된 것을 특징으로 하는 FET-팁 방식의 캔틸레버 탐침 제조방법