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1
코드워드로부터 신드롬을 계산하는 SC 회로;상기 신드롬으로부터 에러 위치 다항식과 에러 평가 다항식을 연산하는 KES 회로; 및상기 에러 위치 다항식과 상기 에러 평가 다항식으로부터 에러 위치와 에러 값을 연산하는 CSEE 회로를 포함하되, 상기 KES 회로는 직렬 연결된 다수의 서브 KES 회로를 포함하고,상기 다수의 서브 KES 회로 각각, 상기 SC 회로 및 상기 CSEE 회로는 파이프라인 단계를 구성하는 리드 솔로몬 디코더
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2
청구항 1에 있어서,상기 코드워드를 큐잉하는 레지스터; 및상기 레지스터에서 출력된 코드워드와 상기 에러 위치 및 상기 에러 값을 연산하여 에러가 정정된 데이터를 출력하는 에러 정정 연산 회로를 더 포함하는 리드 솔로몬 디코더
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3
청구항 1에 있어서, 상기 서브 KES 회로는 직렬 연결된 다수 개의 PE 회로와 상기 PE 회로의 동작을 제어하는 제어 회로를 포함하는 리드 솔로몬 디코더
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4
청구항 3에 있어서, 상기 서브 KES 회로의 개수는 t(t는 자연수) 개이고, 상기 PE 회로의 개수는 3t+1개인 리드 솔로몬 디코더
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5
청구항 3에 있어서, 상기 PE 회로는 제 1 연산 동작을 수행하는 제 2 연산 회로와 제 2 연산 동작을 수행하는 제 2 연산 회로를 포함하고, 상기 제어 회로는 상기 제 1 연산 회로를 제어하는 제 1 제어 회로와 상기 제 2 연산 회로를 제어하는 제 2 제어 회로를 포함하는 리드 솔로몬 디코더
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6
청구항 1에 있어서, 상기 SC 회로는 각각 코드워드로부터 하나의 신드롬을 계산하는 다수의 서브 SC 회로를 포함하는 리드 솔로몬 디코더
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7
청구항 6에 있어서, 상기 다수의 서브 SC 회로는 병렬적으로 동작하여 다수의 신드롬을 출력하는 리드 솔로몬 디코더
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8
청구항 1에 있어서, 상기 CSEE 회로는상기 에러 위치 다항식으로부터 에러 위치를 연산하는 CS 회로; 및상기 에러 평가 다항식 및 상기 에러 위치로부터 에러 값을 연산하는 EE 회로를 포함하는 리드 솔로몬 디코더
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9
데이터를 인코딩하여 코드워드를 출력하는 에러 정정 인코더;상기 에러 정정 인코더에서 출력되는 코드워드를 저장하는 메모리 셀; 및상기 메모리 셀에서 출력되는 코드워드를 디코딩하여 에러가 정정된 데이터를 출력하는 에러 정정 디코더를 포함하되,상기 에러 정정 디코더는상기 메모리 셀에서 출력된 코드워드로부터 신드롬을 계산하는 SC 회로;상기 신드롬으로부터 에러 위치 다항식과 에러 평가 다항식을 연산하는 KES 회로; 및상기 에러 위치 다항식과 상기 에러 평가 다항식으로부터 에러 위치와 에러 값을 연산하는 CSEE 회로를 포함하고,상기 KES 회로는 직렬 연결된 다수의 서브 KES 회로를 포함하고,상기 다수의 서브 KES 회로 각각, 상기 SC 회로 및 상기 CSEE 회로는 파이프라인 단계를 구성하는 리드 솔로몬 디코더를 포함하는 반도체 장치
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10
청구항 9에 있어서, 외부에서 입력된 데이터를 버퍼링하여 상기 에러 정정 인코더에 제공하는 입력 버퍼 및상기 에러 정정 디코더에서 출력되는 데이터를 버퍼링하여 외부에 제공하는 출력 버퍼를 더 포함하는 반도체 장치
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11
청구항 9에 있어서, 상기 코드워드는 데이터 부분과 패리티 부분을 포함하고, 상기 메모리 셀은 상기 데이터 부분을 저장하는 메인 셀과 상기 패리티 부분을 저장하는 패리티 셀을 포함하는 반도체 장치
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12
청구항 9에 있어서, 상기 에러 정정 디코더는상기 메모리 셀에서 출력된 코드워드를 큐잉하는 레지스터; 및상기 레지스터에서 출력된 코드워드와 상기 에러 위치 및 상기 에러 값을 연산하여 에러가 정정된 데이터를 출력하는 에러 정정 연산 회로를 더 포함하는 반도체 장치
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13
청구항 9에 있어서, 상기 서브 KES 회로는 직렬 연결된 다수 개의 PE 회로와 상기 PE 회로의 동작을 제어하는 제어 회로를 포함하는 반도체 장치
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14
청구항 13에 있어서, 상기 서브 KES 회로의 개수는 t(t는 자연수) 개이고, 상기 PE 회로의 개수는 3t+1개인 반도체 장치
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15
청구항 13에 있어서, 상기 PE 회로는 제 1 연산 동작을 수행하는 제 2 연산 회로와 제 2 연산 동작을 수행하는 제 2 연산 회로를 포함하고, 상기 제어 회로는 상기 제 1 연산 회로를 제어하는 제 1 제어 회로와 상기 제 2 연산 회로를 제어하는 제 2 제어 회로를 포함하는 반도체 장치
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청구항 9에 있어서, 상기 SC 회로는 각각 코드워드로부터 하나의 신드롬을 계산하는 다수의 서브 SC 회로를 포함하는 반도체 장치
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청구항 16에 있어서, 상기 다수의 서브 SC 회로는 병렬적으로 동작하여 다수의 신드롬을 출력하는 반도체 장치
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18
청구항 9에 있어서, 상기 CSEE 회로는상기 에러 위치 다항식으로부터 에러 위치를 연산하는 CS 회로; 및상기 에러 평가 다항식 및 상기 에러 위치로부터 에러 값을 연산하는 EE 회로를 포함하는 반도체 장치
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