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1
제 1 커패시터와 제 2 커패시터를 포함하는 연산 회로, 및 워드라인을 통해 제공되며 제 1 데이터에 대응하는 차동 전압에 따라 상기 제 1 커패시터와 상기 제 2 커패시터를 비트라인에 연결하는 입력 회로를 포함하는 셀 블록;제 2 데이터에 대응하는 용량을 가지는 커패시터 어레이를 포함하는 데이터 블록; 및상기 비트라인과 상기 데이터 블록을 연결하는 연결 스위치를 포함하는 반도체 장치
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청구항 1에 있어서, 상기 제 1 커패시터와 상기 제 2 커패시터를 전원 전압으로 프리차지하는 프리차지 스위치를 더 포함하는 반도체 장치
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3
청구항 2에 있어서, 상기 프리차지 스위치는 상기 제 1 커패시터에 전원 전압을 제공하는 스위치 및 상기 제 2 커패시터에 전원 전압을 제공하는 스위치를 포함하는 반도체 장치
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4
청구항 2에 있어서, 상기 프리차지 스위치는 상기 비트라인에 전원 전압을 제공하는 반도체 장치
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청구항 2에 있어서, 상기 프리차지 스위치는 상기 데이터 블록이 연결된 상기 연결 스위치의 일단에 전원 전압을 제공하는 반도체 장치
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6
청구항 2에 있어서, 상기 연결 스위치는 상기 제 1 커패시터와 상기 제 2 커패시터가 프리차지 된 후 일정시간 동안 턴온되었다가 턴오프되는 반도체 장치
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7
청구항 6에 있어서, 상기 데이터 블록은 상기 연결 스위치가 턴온되기 전 또는 상기 연결 스위치가 턴오프 된 후에 상기 커패시터 어레이를 방전시키는 리셋 스위치를 더 포함하는 반도체 장치
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8
청구항 2에 있어서, 상기 연산 회로는 상기 제 1 커패시터와 선택적으로 병렬 연결되는 제 1 누적 커패시터와 상기 제 2 커패시터와 선택적으로 병렬 연결되는 제 2 누적 커패시터를 더 포함하는 반도체 장치
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9
청구항 8에 있어서, 상기 연결 스위치가 턴온되었다가 턴오프된 후 상기 제 1 누적 커패시터는 일정 시간 상기 제 1 커패시터와 연결되고, 상기 제 2 누적 커패시터는 일정 시간 동안 상기 제 2 커패시터와 연결되는 반도체 장치
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10
청구항 9에 있어서, 상기 프리차지 스위치는 상기 제 1 누적 커패시터와 상기 제 1 커패시터가 분리되고, 상기 제 2 누적 커패시터와 상기 제 2 커패시터가 분리된 후 상기 제 1 커패시터 및 상기 제 2 커패시터를 전원 전압으로 프리차지 하는 반도체 장치
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11
청구항 8에 있어서, 상기 제 1 누적 커패시터를 선택적으로 초기화하는 스위치 및 상기 제 2 누적 커패시터를 선택적으로 초기화하는 스위치를 더 포함하는 반도체 장치
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12
청구항 1에 있어서, 상기 입력 회로는 게이트에 제 1 차동 전압이 입력되고, 드레인이 상기 제 1 커패시터에 연결되며 소스가 상기 비트라인에 연결되는 제 1 트랜지스터; 및게이트에 제 2 차동 전압이 입력되고, 드레인이 상기 제 2 커패시터에 연결되고 소스가 상기 비트라인에 연결되는 제 2 트랜지스터를 포함하되,상기 제 1 차동 전압과 상기 제 2 차동 전압의 차이는 상기 워드라인을 통해 제공되는 차동 전압에 대응하는 반도체 장치
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13
청구항 12에 있어서, 상기 제 1 트랜지스터의 드레인을 상기 제 1 커패시터에 연결하는 제 1 스위치, 상기 제 1 트랜지스터의 드레인을 상기 제 2 커패시터에 연결하는 제 2 스위치, 상기 제 2 트랜지스터의 드레인을 상기 제 1 커패시터에 연결하는 제 3 스위치, 및 상기 제 2 트랜지스터의 드레인을 상기 제 2 커패시터에 연결하는 제 4 스위치를 더 포함하는 반도체 장치
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14
청구항 12에 있어서, 상기 제 1 데이터에 따라 제 1 차동 전압과 상기 제 2 차동 전압을 제공하는 행 제어 회로를 더 포함하는 반도체 장치
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15
청구항 14에 있어서, 상기 행 제어 회로는상기 제 1 데이터에 따라 제 1 전압을 생성하는 제 1 전압 생성 회로;상기 제 1 데이터에 따라 제 2 전압을 생성하는 제 2 전압 생성 회로; 및상기 제 1 전압을 상기 제 1 차동 전압 또는 제 2 차동 전압으로 제공하고, 상기 제 2 전압을 상기 제 1 차동 전압 또는 상기 제 2 차동 전압으로 제공하는 스위칭 회로를 포함하는 반도체 장치
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16
다수의 워드라인; 다수의 비트라인;격자형으로 배열된 다수의 셀 블록;다수의 데이터 블록; 및상기 다수의 비트라인과 상기 다수의 데이터 블록을 연결하는 다수의 연결 스위치를 포함하되,상기 다수의 셀 블록은 각각제 1 커패시터와 제 2 커패시터를 포함하는 연산 회로, 및 워드라인을 통해 제공되며 제 1 데이터에 대응하는 차동 전압에 따라 상기 제 1 커패시터와 상기 제 2 커패시터를 비트라인에 연결하는 입력 회로를 포함하고,상기 다수의 데이터 블록은 각각 제 2 데이터에 대응하는 용량을 가지는 커패시터 어레이를 포함하고,상기 다수의 셀 블록 중 어느 하나와 상기 다수의 데이터 블록 중 어느 하나는 쌍을 이루어 MAC 연산을 수행하는 반도체 장치
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17
청구항 16에 있어서, 상기 다수의 셀 블록은 각각 서로 다른 MAC 연산을 수행하고 하나의 MAC 연산 결과를 저장하는 반도체 장치
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18
청구항 16에 있어서, 상기 입력 회로는 상기 차동 전압 중 제 1 차동 전압에 따라 상기 제 1 커패시터와 상기 비트라인을 연결하는 제 1 트랜지스터와, 상기 차동 전압 중 제 2 차동 전압에 따라 상기 제 2 커패시터와 상기 비트라인을 연결하는 제 2 트랜지스터를 포함하되, 상기 제 1 차동 전압은 제 1 워드라인으로부터 제공되고 상기 제 2 차동 전압은 제 2 워드라인으로부터 제공되는 반도체 장치
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19
청구항 18에 있어서, 상기 다수의 셀 블록은 디램 셀 어레이를 포함하되,상기 제 1 커패시터와 상기 제 1 트랜지스터는 상기 디램 셀 어레이 중 제 1 디램 셀에 대응하고, 상기 제 2 커패시터와 상기 제 2 트랜지스터는 상기 디램 셀 어레이 중 제 2 디램 셀에 대응하는 반도체 장치
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