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워드라인과 비트라인의 동작에 의해 데이터를 저장하는 메모리 셀을 포함하는 메모리 디바이스에 있어서,제1 워드라인들과 제1 비트라인들이 로우 및 컬럼으로 형성되며, 상기 제1 워드라인들의 신호에 의해 동작하는 제1 메모리 셀들이 상기 제1 비트라인들에 결합되고, 프리차지 모드에서 인에이블 되어 기준 전압을 공급하는 제1 기준 전압 스위치들이 상기 제1 비트라인들에 결합되어 있는 제1 메모리 셀 매트릭스에 포함된 어느 하나의 비트라인인 제1 특정 비트라인에 일측단이 연결되는 제1_1 스위치;제2 워드라인들과 제2 비트라인들이 로우 및 컬럼으로 형성되며, 상기 제2 워드라인들의 신호에 의해 동작하는 제2 메모리 셀들이 상기 제2 비트라인들에 결합되고, 프리차지 모드에서 인에이블 되어 기준 전압을 공급하는 제2 기준 전압 스위치들이 상기 제2 비트라인들에 결합되어 있는 제2 메모리 셀 매트릭스에 포함된 어느 하나의 비트라인인 제2 특정 비트라인에 일측단이 연결되는 제1_2 스위치;제1 입력단이 상기 기준 전압을 공급하는 기준 전압단에 연결되고, 제2 입력단이 상기 제1_1 스위치의 타측단 및 상기 제1_2 스위치의 타측단에 연결되며, 상기 제1 특정 비트라인에 결합된 어느 하나의 메모리 셀인 제1 특정 메모리 셀 또는 상기 제2 특정 비트라인에 결합된 어느 하나의 메모리 셀인 제2 특정 메모리 셀에 기록된 아날로그 전압을 증폭하여 출력하는 증폭기;상기 증폭기의 출력단에 연결되며, 상기 증폭기의 출력 전압을 디지털 데이터로 변환한 출력 디지털 데이터를 출력하는 아날로그-디지털 컨버터; 상기 제1 특정 비트라인에 결합된 어느 하나의 메모리 셀 또는 상기 제2 특정 비트라인에 결합된 어느 하나의 메모리 셀에 기록하고자 하는 디지털 데이터인 기록 디지털 데이터, 또는 상기 아날로그-디지털 컨버터에 의해 출력되는 상기 출력 디지털 데이터를 아날로그 전압으로 변환한 입력 아날로그 전압을 출력하는 디지털-아날로그 컨버터;상기 제1 특정 비트라인에 일측단이 연결되며, 상기 디지털-아날로그 컨버터의 출력단에 타측단이 연결되는 제2_1 스위치; 및상기 제2 특정 비트라인에 일측단이 연결되며, 상기 디지털-아날로그 컨버터의 출력단에 타측단이 연결되는 제2_2 스위치;를 포함하는 메모리 디바이스
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제1항에 있어서,상기 제1 특정 비트라인에 결합된 상기 제1 특정 메모리 셀 중 어느 하나인 제1_1 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터를 읽고, 상기 제2 특정 비트라인에 결합된 상기 제2 특정 메모리 셀 중 어느 하나인 제2_1 특정 메모리 셀에 제2_1 기록 디지털 데이터를 기록하는 동작 모드에서, 상기 제1 특정 비트라인에 결합된 제1 특정 기준 전압 스위치가 인에이블 되고, 상기 제1_1 스위치가 인에이블 되는 제1_1 동작 모드에 의해, 상기 제1 특정 비트라인이 프리차징되고,상기 제1 특정 기준 전압 스위치가 디스에이블 되고, 상기 제1_1 특정 메모리 셀이 인에이블 되며, 상기 제2_1 특정 메모리 셀이 인에이블 되고, 상기 제2_2 스위치가 인에이블 되며, 상기 디지털-아날로그 컨버터가 인에이블 되는 제1_2 동작 모드에 의해, 상기 증폭기에서 상기 제1_1 특정 메모리 셀에 기록된 상기 제1_1 기록 디지털 데이터에 대응되는 제1_1 아날로그 전압을 증폭한 제1_1 출력 전압이 출력되며, 상기 디지털-아날로그 컨버터에 의해 상기 제2_1 특정 메모리 셀에 기록하고자 하는 상기 제2_1 기록 디지털 데이터가 변환된 제2_1 입력 아날로그 전압이 상기 제2 특정 비트라인에 인가되어 상기 제2_1 기록 디지털 데이터가 상기 제2_1 특정 메모리 셀에 기록되고, 상기 제1_1 특정 메모리 셀이 디스에이블 되고, 상기 제2_1 특정 메모리 셀이 디스에이블 되며, 상기 제1_1 스위치가 디스에이블 되고, 상기 제2_2 스위치가 디스에이블 되며, 상기 디지털-아날로그 컨버터가 디스에이블 되고, 상기 아날로그-디지털 컨버터가 인에이블 되는 제1_3 동작 모드에 의해, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 상기 제1_1 출력 전압을 변환하여 제1_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스
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제2항에 있어서,상기 제1_1 동작 모드에서, 상기 아날로그-디지털 컨버터가 인에이블 되어, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 제2_1 출력 전압 - 상기 제2_1 출력 전압은, 상기 제2_1 특정 메모리 셀 또는 상기 제2 특정 비트라인에 결합된 다른 하나의 메모리 셀인 제2_2 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터에 대응되는 제2_1 아날로그 전압이 상기 증폭기에서 증폭된 전압임 - 을 변환하여 제2_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스
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제3항에 있어서,상기 제1_2 동작 모드에서, 상기 제2_1 특정 메모리 셀 및 상기 제2_2 특정 메모리 셀 중 어느 하나가 인에이블 되어, 상기 디지털-아날로그 컨버터에 의해 상기 제2_1 출력 디지털 데이터가 변환된 제2_1 입력 아날로그 전압이 상기 제2 특정 비트라인에 인가되어 상기 제2_1 특정 메모리 셀 및 상기 제2_2 특정 메모리 셀 중 어느 하나가 리프레시 되는 것을 특징으로 하는 메모리 디바이스
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제1항에 있어서,상기 제1 특정 비트라인에 결합된 상기 제1 특정 메모리 셀 중 어느 하나인 제1_1 특정 메모리 셀에 제1_1 기록 디지털 데이터를 기록하고, 상기 제2 특정 비트라인에 결합된 제2 특정 메모리 셀 중 어느 하나인 제2_1 특정 메모리 셀에 기록된 제2_1 기록 디지털 데이터를 읽는 동작 모드에서, 상기 제2 특정 비트라인에 결합된 제2 특정 기준 전압 스위치가 인에이블 되고, 상기 제1_2 스위치가 인에이블 되는 제2_1 동작 모드에 의해, 상기 제2 특정 비트라인이 프리차징되고,상기 제2 특정 기준 전압 스위치가 디스에이블 되고, 상기 제1_1 특정 메모리 셀이 인에이블 되며, 상기 제2_1 특정 메모리 셀이 인에이블 되고, 상기 제2_1 스위치가 인에이블 되며, 상기 디지털-아날로그 컨버터가 인에이블 되는 제2_2 동작 모드에 의해, 상기 증폭기에서 상기 제2_1 특정 메모리 셀에 기록된 상기 제2_1 기록 디지털 데이터에 대응되는 제2_1 아날로그 전압을 증폭한 제2_1 출력 전압이 출력되며, 상기 디지털-아날로그 컨버터에 의해 상기 제1_1 특정 메모리 셀에 기록하고자 하는 상기 제1_1 기록 디지털 데이터가 변환된 제1_1 입력 아날로그 전압이 상기 제1 특정 비트라인에 인가되어 상기 제1_1 기록 디지털 데이터가 상기 제1_1 특정 메모리 셀에 기록되고, 상기 제1_1 특정 메모리 셀이 디스에이블 되고, 상기 제2_1 특정 메모리 셀이 디스에이블 되며, 상기 제1_2 스위치가 디스에이블 되고, 상기 제2_1 스위치가 디스에이블 되며, 상기 디지털-아날로그 컨버터가 디스에이블 되고, 상기 아날로그-디지털 컨버터가 인에이블 되는 제2_3 동작 모드에 의해, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 상기 제2_1 출력 전압을 변환하여 제2_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스
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제5항에 있어서,상기 제2_1 동작 모드에서, 상기 아날로그-디지털 컨버터가 인에이블 되어, 상기 아날로그-디지털 컨버터가 상기 증폭기에서 출력된 제1_1 출력 전압 - 상기 제1_1 출력 전압은, 상기 제1_1 특정 메모리 셀 또는 상기 제1 특정 비트라인에 결합된 다른 하나의 메모리 셀인 제1_2 특정 메모리 셀에 기록된 제1_1 기록 디지털 데이터에 대응되는 제1_1 아날로그 전압이 상기 증폭기에서 증폭된 전압임 - 을 변환하여 제1_1 출력 디지털 데이터를 출력하는 것을 특징으로 하는 메모리 디바이스
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제6항에 있어서,상기 제2_2 동작 모드에서, 상기 제1_1 특정 메모리 셀 및 상기 제1_2 특정 메모리 셀 중 어느 하나가 인에이블 되어, 상기 디지털-아날로그 컨버터에 의해 상기 제1_1 출력 디지털 데이터가 변환된 제1_1 입력 아날로그 전압이 상기 제1 특정 비트라인에 인가되어 상기 제1_1 특정 메모리 셀 및 상기 제1_2 특정 메모리 셀 중 어느 하나가 리프레시 되는 것을 특징으로 하는 메모리 디바이스
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제1항에 있어서,상기 증폭기는, 상기 제1 입력단이 비반전 입력단이며, 상기 제2 입력단이 반전 입력단인 오피앰프, 피드백 캐패시터 및 피드백 스위치를 포함하며, 상기 피드백 캐패시터 및 상기 피드백 스위치는, 상기 제2 입력단 및 상기 출력단 사이에 결합되며, 서로 병렬로 형성되는 것을 특징으로 하는 메모리 디바이스
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제8항에 있어서,상기 피드백 스위치는, 상기 제1 특정 비트라인에 결합된 제1 특정 기준 전압 스위치가 인에이블 되거나 상기 제2 특정 비트라인에 결합된 제2 특정 기준 전압 스위치가 인에이블 될 때, 인에이블 되는 것을 특징으로 하는 메모리 디바이스
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