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워드라인과 비트라인의 동작에 의해 데이터를 저장하는 메모리 셀을 포함하는 디램의 멀티 비트 동작을 위한 비트라인 멀티 레벨 전압 센싱 회로에 있어서,제1 입력단이, 상기 메모리 셀에 n - 상기 n은 2 이상의 정수임 - 비트 데이터를 기록하기 위한 제1 입력 전압 내지 제2^n 입력 전압에서의 상기 제1 입력 전압과 상기 제2^n 입력 전압의 평균 전압인 제1 순위 비트 전압을 공급하는 제1 순위 비트 전압원에 결합되며, 제2 입력단이, 상기 메모리 셀에 대응되는 상기 비트라인에 결합되는 비교기;상기 비트라인에 상기 메모리 셀과 각각 병렬로 결합되는, (i) 제1 순위 비트 스위치 모듈 - 상기 제1 순위 비트 스위치 모듈은, (i-1) 상기 비트라인에 결합된 제1 캐패시터와, (i-2) 서로가 병렬로 결합된 상기 제1 순위 비트 전압을 공급하는 제1 공통 스위치, 제2 순위 포지티브 비트 전압을 공급하는 제1 포지티브 스위치, 및 제2 순위 네거티브 비트 전압을 공급하는 제1 네거티브 스위치를 포함하되, 상기 제1 공통 스위치, 상기 제1 포지티브 스위치, 및 상기 제1 네거티브 스위치는 상기 제1 캐패시터에 직렬로 결합됨 - 내지 (ii) 제(n-1) 순위 비트 스위치 모듈 - 상기 제(n-1) 순위 비트 스위치 모듈은, (ii-1) 상기 비트라인에 결합된 제(n-1) 캐패시터와, (ii-2) 서로가 병렬로 결합된 상기 제1 순위 비트 전압을 공급하는 제(n-1) 공통 스위치, 제n 순위 포지티브 비트 전압을 공급하는 제(n-1) 포지티브 스위치, 및 제n 순위 네거티브 비트 전압을 공급하는 제(n-1) 네거티브 스위치를 포함하되, 상기 제(n-1) 공통 스위치, 상기 제(n-1) 포지티브 스위치, 및 상기 제(n-1) 네거티브 스위치는 상기 제(n-1) 캐패시터에 직렬로 결합됨 - ; 및상기 메모리 셀에 기록된 데이터를 독출하기 위한 독출 신호에 대응하여 상기 제1 순위 비트 스위치 모듈 내지 상기 제(n-1) 순위 비트 스위치 모듈의 상기 제1 공통 스위치 내지 상기 제(n-1) 공통 스위치를 턴온시키며, k를 2부터 n까지 순차적으로 증가시키며, 상기 비교기의 출력단에서 출력되는 출력 신호에 대응하여 제(k-1) 순위 비트 스위치 모듈의 제(k-1) 공통 스위치를 턴오프시키며, 제(k-1) 포지티브 스위치 및 제(k-1) 네거티브 스위치 중 어느 하나를 턴온시키는 비트 전압 선택부;를 포함하는 비트라인 멀티 레벨 전압 센싱 회로
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제1항에 있어서,상기 비트 전압 선택부는,제(k-1) 순위 비트값이 포지티브 비트값일 경우에는 상기 제(k-1) 순위 비트 스위치 모듈의 상기 제(k-1) 네거티브 스위치를 턴온시키며,상기 제(k-1) 순위 비트값이 네거티브 비트값일 경우에는 상기 제(k-1) 순위 비트 스위치 모듈의 상기 제(k-1) 포지티브 스위치를 턴온시키는 비트라인 멀티 레벨 전압 센싱 회로
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제1항에 있어서,상기 제1 입력 전압 내지 상기 제2^n 입력 전압에 대응되는 입력 전압의 최대 범위를 풀스케일 전압이라고 할 경우,제k 순위 포지티브 비트 전압은 (상기 제1 순위 비트 전압) + (상기 풀스케일 전압/2^k) x (상기 메모리 셀의 셀 캐패시턴스/제(k-1) 캐패시터의 제(k-1) 캐패시턴스)이며,제k 순위 네거티브 비트 전압은 (상기 제1 순위 비트 전압) - (상기 풀스케일 전압/2^k) x (상기 메모리 셀의 상기 셀 캐패시턴스/상기 제(k-1) 캐패시터의 상기 제(k-1) 캐패시턴스)인 비트라인 멀티 레벨 전압 센싱 회로
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제1항에 있어서,상기 제1 입력 전압 내지 상기 제2^n 입력 전압에 대응되는 입력 전압의 최대 범위를 풀스케일 전압이라고 할 경우,제k 캐패시터의 제k 캐패시턴스가 (상기 제1 캐패시터의 제1 캐패시턴스)/2^(k-1) 이면,제3 순위 포지티브 비트 전압 내지 상기 제n 순위 포지티브 비트 전압은 상기 제2 순위 포지티브 비트 전압과 동일하며, 제3 순위 네거티브 비트 전압 내지 상기 제n 순위 네거티브 비트 전압은 상기 제2 순위 네거티브 비트 전압과 동일하고,제2 순위 포지티브 비트 전압은 (상기 제1 순위 비트 전압) + (상기 풀스케일 전압/4) x (상기 메모리 셀의 셀 캐패시턴스/상기 제1 캐패시터의 상기 제1 캐패시턴스)이며,제2 순위 네거티브 비트 전압은 (상기 제1 순위 비트 전압) - (상기 풀스케일 전압/4) x (상기 메모리 셀의 셀 캐패시턴스/상기 제1 캐패시터의 제1 캐패시턴스)인 비트라인 멀티 레벨 전압 센싱 회로
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제1항에 있어서,상기 제1 캐패시터의 제1 캐패시턴스 내지 상기 제(n-1) 캐패시터의 제(n-1) 캐패시턴스는 상기 메모리 셀의 셀 캐패시턴스와 동일하거나 상기 셀 캐패시턴스의 1/2인 비트라인 멀티 레벨 전압 센싱 회로
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제1항에 있어서,상기 비교기는,상기 독출 신호에 의해 인에이블되어 제1 순위 비트값을 출력한 다음 디스에이블되며,상기 비트 전압 선택부가 상기 제(k-1) 순위 비트 스위치 모듈의 제(k-1) 포지티브 스위치 및 제(k-1) 네거티브 스위치 중 어느 하나를 턴온시키는 동작에 대응하여 인에블되어 제k 순위 비트값을 출력한 다음 디스에이블되는 비트라인 멀티 레벨 전압 센싱 회로
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제1항에 있어서,상기 비교기의 제1 입력단에 결합되는 상기 제1 순위 비트 전압원은, 상기 메모리 셀에 대응되는 상기 비트라인과는 다른 비트라인 - 상기 다른 비트라인은, 더미 셀이 형성된 비트라인이거나, 메모리 셀에 의한 차지 셰어링 없이 상기 제1 순위 비트 전압이 인가되는 비트라인임 - 인 비트라인 멀티 레벨 전압 센싱 회로
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워드라인과 비트라인의 동작에 의해 데이터를 저장하는 메모리 셀을 포함하는 디램의 멀티 비트 동작을 위한 비트라인 멀티 레벨 전압을 센싱하는 방법에 있어서,(a) 상기 비트라인을 n - 상기 n은 2 이상의 정수임 - 비트 데이터를 기록하기 위한 제1 입력 전압 내지 제2^n 입력 전압에서의 상기 제1 입력 전압과 상기 제2^n 입력 전압의 평균 전압인 제1 순위 비트 전압으로 프리차징하며, 상기 비트라인에 상기 메모리 셀과 병렬로 결합된 제1 순위 비트 스위치 모듈 내지 제(n-1) 순위 비트 스위치 모듈 각각을 통해 각각의 제1 순위 비트 전압들이 각각의 제1 캐패시터 내지 제(n-1) 캐패시터를 통해 공급되도록 하는 단계;(b) 상기 메모리 셀에 저장된 상기 n 비트 데이터를 독출하기 위한 독출 신호에 대응하여, 상기 워드라인을 이용하여 상기 메모리 셀이 상기 비트라인과 도통되도록 하며, 상기 메모리 셀의 도통에 의해 변화된 제1 비트라인 전압을 검출하고, 상기 제1 비트라인 전압과 상기 제1 순위 비트 전압을 비교하여 제1 순위 비트값을 생성하는 단계; 및(c) k를 2부터 n까지 순차적으로 증가시키며, 제(k-1) 순위 비트값이 포지티브 비트값일 경우에는 제(k-1) 순위 비트 스위치 모듈을 통해 제(k-1) 순위 비트 스위치 모듈에서의 제1 순위 비트 전압 대신 제k 순위 네거티브 비트 전압이 공급되도록 하며, 제(k-1) 순위 비트값이 네거티브 비트값일 경우에는 상기 제(k-1) 순위 비트 스위치 모듈을 통해 상기 제(k-1) 순위 비트 스위치 모듈에서의 제1 순위 비트 전압 대신 제k 순위 포지티브 비트 전압이 공급되도록 하여 변화된 제k 비트라인 전압을 검출하고, 상기 제k 비트라인 전압과 상기 제1 순위 비트 전압과 비교하여 제k 순위 비트값을 생성하는 단계;를 포함하는 비트라인 멀티 레벨 전압 센싱 방법
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제8항에 있어서,상기 제1 입력 전압 내지 상기 제2^n 입력 전압에 대응되는 입력 전압의 최대 범위를 풀스케일 전압이라고 할 경우,제k 순위 포지티브 비트 전압은 (상기 제1 순위 비트 전압) + (상기 풀스케일 전압/2^k) x (상기 메모리 셀의 셀 캐패시턴스/제(k-1) 캐패시터의 제(k-1) 캐패시턴스)이며,제k 순위 네거티브 비트 전압은 (상기 제1 순위 비트 전압) - (상기 풀스케일 전압/2^k) x (상기 메모리 셀의 상기 셀 캐패시턴스/상기 제(k-1) 캐패시터의 상기 제(k-1) 캐패시턴스)인 방법
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제1항 내지 제7항 중 어느 한 항에 따른 상기 비트라인 멀티 레벨 센싱 회로를 포함하는 디램
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