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박막 트랜지스터 및 박막 트랜지스터의 제조 방법
- 기술번호 : KST2014037249
- 담당센터 : 서울동부기술혁신센터
- 전화번호 : 02-2155-3662
| 요약 | 본 발명은 반도체층으로 수소 유입이 되지 않게 하면서, 자체의 신뢰성을 높게 유지하기 위한, 제 1 패시베이션층 및 제 2 패시베이션층이 형성된 박막 트랜지스터 및 박막 트랜지스터의 제조 방법에 관한 것이다.이를 위해, 본 발명은 절연 기판을 구비하는 기판 구비 단계; 기판 상부에 게이트 전극을 형성하는 게이트 전극 형성 단계; 기판 및 게이트 전극 상부에 게이트 절연막을 형성하는 게이트 절연막 형성 단계; 게이트 절연막 상부에 반도체층을 형성하는 반도체층 형성 단계; 반도체층 상부 일부가 노출되도록 소스/드레인 전극을 반도체층 상부에 형성하는 소스/드레인 전극 형성 단계; 게이트 절연막, 반도체층 및 소스/드레인 전극의 노출된 상부를 덮도록 제 1 패시베이션층을 형성하는 제 1 패시베이션층 형성 단계; 및 제 1 패시베이션층의 상부에 제 2 패시베이션층을 형성하는 제 2 패시베이션층 형성 단계를 포함하며, 제 2 패시베이션층 형성 단계는 제 1 패시베이션층 형성 단계보다 높은 온도에서 증착되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법을 개시한다. |
|---|---|
| Int. CL | H01L 29/786 (2006.01.01) G02F 1/136 (2006.01.01) |
| CPC | H01L 29/66742(2013.01) H01L 29/66742(2013.01) H01L 29/66742(2013.01) |
| 출원번호/일자 | 1020100072133 (2010.07.26) |
| 출원인 | 서울대학교산학협력단 |
| 등록번호/일자 | 10-1125904-0000 (2012.03.05) |
| 공개번호/일자 | 10-2012-0010537 (2012.02.03) 문서열기 |
| 공고번호/일자 | (20120321) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 등록 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2010.07.26) |
| 심사청구항수 | 20 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서울대학교산학협력단 | 대한민국 | 서울특별시 관악구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 최성환 | 대한민국 | 서울특별시 관악구 |
| 2 | 한민구 | 대한민국 | 서울특별시 강남구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서만규 | 대한민국 | 서울특별시 강남구 역삼로 *** *층 (역삼동, 현죽빌딩)(특허법인성암) |
| 2 | 서경민 | 대한민국 | 서울특별시 강남구 역삼로 *** *층 (역삼동, 현죽빌딩)(특허법인성암) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 서울대학교산학협력단 | 서울특별시 관악구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2010.07.26 | 수리 (Accepted) | 1-1-2010-0482814-57 |
| 2 | 보정요구서 Request for Amendment |
2010.08.06 | 발송처리완료 (Completion of Transmission) | 1-5-2010-0070450-27 |
| 3 | [출원서등 보정]보정서 [Amendment to Patent Application, etc.] Amendment |
2010.08.25 | 수리 (Accepted) | 1-1-2010-0549635-85 |
| 4 | 의견제출통지서 Notification of reason for refusal |
2011.09.26 | 발송처리완료 (Completion of Transmission) | 9-5-2011-0546452-93 |
| 5 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2011.09.27 | 수리 (Accepted) | 4-1-2011-5195109-43 |
| 6 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2011.11.02 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2011-0862047-92 |
| 7 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 [Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation) |
2011.11.02 | 수리 (Accepted) | 1-1-2011-0862045-01 |
| 8 | 등록결정서 Decision to grant |
2012.02.14 | 발송처리완료 (Completion of Transmission) | 9-5-2012-0087221-09 |
| 9 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2013.01.14 | 수리 (Accepted) | 4-1-2013-5007213-54 |
| 10 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.03.17 | 수리 (Accepted) | 4-1-2015-5033829-92 |
| 11 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2015.05.13 | 수리 (Accepted) | 4-1-2015-5062924-01 |
| 12 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.13 | 수리 (Accepted) | 4-1-2019-5093546-10 |
| 13 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 14 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 절연 기판을 구비하는 기판 구비 단계;상기 기판 상부에 게이트 전극을 형성하는 게이트 전극 형성 단계;상기 기판 및 상기 게이트 전극 상부에 게이트 절연막을 형성하는 게이트 절연막 형성 단계;상기 게이트 절연막 상부에 반도체층을 형성하는 반도체층 형성 단계;상기 반도체층 상부 일부가 노출되도록 소스/드레인 전극을 상기 반도체층 상부에 형성하는 소스/드레인 전극 형성 단계;상기 게이트 절연막, 상기 반도체층 및 상기 소스/드레인 전극의 노출된 상부를 덮도록 제 1 패시베이션층을 형성하는 제 1 패시베이션층 형성 단계; 및상기 제 1 패시베이션층의 상부에 제 2 패시베이션층을 형성하는 제 2 패시베이션층 형성 단계를 포함하며,상기 제 2 패시베이션층 형성 단계에서 상기 제 2 패시베이션층을 형성하기 위한 증착 공정 시 공정 온도는, 상기 제 1 패시베이션층 형성 단계에서 상기 제 1 패시베이션층을 형성하기 위한 증착 공정 시 공정 온도보다 높은 것을 특징으로 하는 박막 트랜지스터의 제조 방법 |
| 2 |
2 제 1 항에 있어서,상기 반도체층은 산화아연(ZnO)에 인듐(In)과 갈륨(Ga)이 도핑되어 형성된 비정질의 IGZO 반도체층인 것을 특징으로 하는 박막 트랜지스터의 제조 방법 |
| 3 |
3 제 2 항에 있어서,상기 제 1 패시베이션층 형성 단계는 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 제 1 패시베이션층이 증착되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법 |
| 4 |
4 제 2 항에 있어서,상기 제 2 패시베이션층 형성 단계는 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 제 2 패시베이션층이 증착되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법 |
| 5 |
5 제 3 항에 있어서,상기 제 1 패시베이션층 형성 단계는 120 ℃ 내지 170 ℃의 공정 온도에서 진행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법 |
| 6 |
6 제 3 항에 있어서,상기 제 1 패시베이션층 형성 단계는 150 ℃의 공정 온도에서 진행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법 |
| 7 |
7 제 5 항에 있어서,상기 제 2 패시베이션층 형성 단계는 280 ℃ 내지 320 ℃의 공정 온도에서 진행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법 |
| 8 |
8 제 5 항에 있어서,상기 제 2 패시베이션층 형성 단계는 300 ℃의 공정 온도에서 진행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법 |
| 9 |
9 절연 기판을 구비하는 기판 구비 단계;상기 기판 상부에 게이트 전극을 형성하는 게이트 전극 형성 단계;상기 기판 및 상기 게이트 전극 상부에 게이트 절연막을 형성하는 게이트 절연막 형성 단계;상기 게이트 절연막 상부에 반도체층을 형성하는 반도체층 형성 단계;상기 반도체층 상부에 상기 게이트 절연막의 위치에 대응하여 제 1 패시베이션층을 형성하는 제 1 패시베이션층 형성 단계;상기 반도체층 및 상기 제 1 패시베이션층 상부에 상기 제 1 패시베이션층의 상부 일부가 노출되도록 소스/드레인 전극을 형성하는 소스/드레인 전극 형성 단계; 및상기 반도체층, 상기 소스/드레인 전극 및 상기 제 1 패시베이션층의 노출된 상부를 덮도록 제 2 페시베이션층을 형성하는 제 2 패시베이션층 형성 단계를 포함하며, 상기 제 2 패시베이션층 형성 단계에서 상기 제 2 패시베이션층을 형성하기 위한 증착 공정 시 공정 온도는, 상기 제 1 패시베이션층 형성 단계에서 상기 제 1 패시베이션층을 형성하기 위한 증착 공정 시 공정 온도보다 높은 것을 특징으로 하는 박막 트랜지스터의 제조 방법 |
| 10 |
10 제 9 항에 있어서, 상기 반도체층은 산화아연(ZnO)에 인듐(In)과 갈륨(Ga)이 도핑되어 형성된 비정질의 IGZO 반도체층인 것을 특징으로 하는 박막 트랜지스터의 제조 방법 |
| 11 |
11 제 10 항에 있어서,상기 제 1 패시베이션층 형성 단계는 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 제 1 패시베이션층이 증착되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법 |
| 12 |
12 제 10 항에 있어서, 상기 제 1 패시베이션층 형성 단계는 유도 결합형 플라즈마 화학기상증착(ICP-CVD)에 의하여 제 1 패시베이션층이 증착되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법 |
| 13 |
13 제 11 항에 있어서,상기 제 1 패시베이션층 형성 단계는 120 ℃ 내지 170 ℃의 공정 온도에서 진행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법 |
| 14 |
14 제 11 항에 있어서,상기 제 1 패시베이션층 형성 단계는 150 ℃의 공정 온도에서 진행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법 |
| 15 |
15 제 13 항에 있어서,상기 제 2 패시베이션층 형성 단계는 280 ℃ 내지 320 ℃의 공정 온도에서 진행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법 |
| 16 |
16 제 13 항에 있어서,상기 제 2 패시베이션층 형성 단계는 300 ℃의 공정 온도에서 진행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법 |
| 17 |
17 절연성 재질로 형성되는 기판;상기 기판 상부에 형성되는 게이트 전극;상기 기판 및 상기 게이트 전극 상부에 형성되는 게이트 절연막;상기 게이트 전극의 위치에 대응되는 상기 게이트 절연막의 상부에 형성되는 반도체층;상기 반도체층의 상부 일부가 노출되도록 형성되는 소스/드레인 전극;상기 게이트 절연막, 상기 반도체층 및 상기 소스/드레인 전극의 노출된 상부를 덮도록 형성되는 제 1 패시베이션층; 및상기 제 1 패시베이션층의 상부를 덮도록 형성되는 제 2 패시베이션층을 포함하며, 상기 제 2 패시베이션층은 상기 제 1 패시베이션층 보다 높은 공정 온도에서 증착 공정을 통해 형성된 것을 특징으로 하는 박막 트랜지스터 |
| 18 |
18 제 17 항에 있어서,상기 반도체층은 산화아연(ZnO)에 인듐(In)과 갈륨(Ga)이 도핑되어 형성된 비정질의 IGZO 반도체층인 것을 특징으로 하는 박막 트랜지스터 |
| 19 |
19 절연성 재질로 형성되는 기판;상기 기판 상부에 형성되는 게이트 전극;상기 기판 및 상기 게이트 전극 상부에 형성되는 게이트 절연막;상기 게이트 전극의 위치에 대응되는 상기 게이트 절연막의 상부에 형성되는 반도체층;상기 반도체층의 상부에 상기 게이트 절연막의 위치에 대응하여 형성되는 제 1 패시베이션층;상기 반도체층 및 상기 제 1 패시베이션층의 상부에 상기 제 1 패시베이션층의 상부 일부가 노출되도록 형성되는 소스/드레인 전극; 및상기 반도체층, 상기 소스/드레인 전극 및 상기 제 1 패시베이션층의 노출된 상부를 덮도록 형성되는 제 2 패시베이션층을 포함하며, 상기 제 2 패시베이션층은 상기 제 1 패시베이션층 보다 높은 공정 온도에서 증착 공정을 통해 형성된 것을 특징으로 하는 박막 트랜지스터 |
| 20 |
20 제 19 항에 있어서,상기 반도체층은 산화아연(ZnO)에 인듐(In)과 갈륨(Ga)이 도핑되어 형성된 비정질의 IGZO 반도체층인 것을 특징으로 하는 박막 트랜지스터 |
| 지정국 정보가 없습니다 |
|---|
| 순번 | 패밀리번호 | 국가코드 | 국가명 | 종류 |
|---|---|---|---|---|
| 1 | US08460966 | US | 미국 | FAMILY |
| 2 | US20120018721 | US | 미국 | FAMILY |
DOCDB 패밀리 정보
| 순번 | 패밀리번호 | 국가코드 | 국가명 | 종류 |
|---|---|---|---|---|
| 1 | US2012018721 | US | 미국 | DOCDBFAMILY |
| 2 | US8460966 | US | 미국 | DOCDBFAMILY |
| 국가 R&D 정보가 없습니다. |
|---|
- 본 등록정보는 참고용으로 법적증빙자료로 사용할 수 없습니다.
- 데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
- 법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.
| 특허 등록번호 | 10-1125904-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20100726 출원 번호 : 1020100072133 공고 연월일 : 20120321 공고 번호 : 특허결정(심결)연월일 : 20120214 청구범위의 항수 : 20 유별 : H01L 29/786 발명의 명칭 : 박막 트랜지스터 및 박막 트랜지스터의 제조 방법 존속기간(예정)만료일 : |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 서울대학교산학협력단 서울특별시 관악구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 412,500 원 | 2012년 03월 05일 | 납입 |
| 제 4 년분 | 금 액 | 336,000 원 | 2015년 02월 12일 | 납입 |
| 제 5 년분 | 금 액 | 336,000 원 | 2016년 01월 22일 | 납입 |
| 제 6 년분 | 금 액 | 336,000 원 | 2017년 02월 24일 | 납입 |
| 제 7 년분 | 금 액 | 602,000 원 | 2018년 02월 22일 | 납입 |
| 제 8 년분 | 금 액 | 430,000 원 | 2019년 03월 04일 | 납입 |
| 제 9 년분 | 금 액 | 430,000 원 | 2020년 03월 02일 | 납입 |
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| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2010.07.26 | 수리 (Accepted) | 1-1-2010-0482814-57 |
| 2 | 보정요구서 | 2010.08.06 | 발송처리완료 (Completion of Transmission) | 1-5-2010-0070450-27 |
| 3 | [출원서등 보정]보정서 | 2010.08.25 | 수리 (Accepted) | 1-1-2010-0549635-85 |
| 4 | 의견제출통지서 | 2011.09.26 | 발송처리완료 (Completion of Transmission) | 9-5-2011-0546452-93 |
| 5 | 출원인정보변경(경정)신고서 | 2011.09.27 | 수리 (Accepted) | 4-1-2011-5195109-43 |
| 6 | [명세서등 보정]보정서 | 2011.11.02 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2011-0862047-92 |
| 7 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 | 2011.11.02 | 수리 (Accepted) | 1-1-2011-0862045-01 |
| 8 | 등록결정서 | 2012.02.14 | 발송처리완료 (Completion of Transmission) | 9-5-2012-0087221-09 |
| 9 | 출원인정보변경(경정)신고서 | 2013.01.14 | 수리 (Accepted) | 4-1-2013-5007213-54 |
| 10 | 출원인정보변경(경정)신고서 | 2015.03.17 | 수리 (Accepted) | 4-1-2015-5033829-92 |
| 11 | 출원인정보변경(경정)신고서 | 2015.05.13 | 수리 (Accepted) | 4-1-2015-5062924-01 |
| 12 | 출원인정보변경(경정)신고서 | 2019.05.13 | 수리 (Accepted) | 4-1-2019-5093546-10 |
| 13 | 출원인정보변경(경정)신고서 | 2019.05.23 | 수리 (Accepted) | 4-1-2019-5101798-31 |
| 14 | 출원인정보변경(경정)신고서 | 2019.08.02 | 수리 (Accepted) | 4-1-2019-5154561-59 |
| 기술번호 | KST2014037249 |
|---|---|
| 자료제공기관 | NTB |
| 기술공급기관 | 서울대학교 |
| 기술명 | 박막 트랜지스터 및 박막 트랜지스터의 제조 방법 |
| 기술개요 |
본 발명은 반도체층으로 수소 유입이 되지 않게 하면서, 자체의 신뢰성을 높게 유지하기 위한, 제 1 패시베이션층 및 제 2 패시베이션층이 형성된 박막 트랜지스터 및 박막 트랜지스터의 제조 방법에 관한 것이다.이를 위해, 본 발명은 절연 기판을 구비하는 기판 구비 단계; 기판 상부에 게이트 전극을 형성하는 게이트 전극 형성 단계; 기판 및 게이트 전극 상부에 게이트 절연막을 형성하는 게이트 절연막 형성 단계; 게이트 절연막 상부에 반도체층을 형성하는 반도체층 형성 단계; 반도체층 상부 일부가 노출되도록 소스/드레인 전극을 반도체층 상부에 형성하는 소스/드레인 전극 형성 단계; 게이트 절연막, 반도체층 및 소스/드레인 전극의 노출된 상부를 덮도록 제 1 패시베이션층을 형성하는 제 1 패시베이션층 형성 단계; 및 제 1 패시베이션층의 상부에 제 2 패시베이션층을 형성하는 제 2 패시베이션층 형성 단계를 포함하며, 제 2 패시베이션층 형성 단계는 제 1 패시베이션층 형성 단계보다 높은 온도에서 증착되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법을 개시한다. |
| 개발상태 | 기술개발진행중 |
| 기술의 우수성 | |
| 응용분야 | |
| 시장규모 및 동향 | |
| 희망거래유형 | 라이센스 |
| 사업화적용실적 | |
| 도입시고려사항 |
| 과제정보가 없습니다 |
|---|
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