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제 1 채널층;상기 제 1 채널층 위에 배치된 제 2 채널층;상기 제 2 채널층 위에 배치된 게이트 절연막;상기 게이트 절연막 위에 배치된 게이트 전극;상기 제 1 채널층과 전기적으로 연결된 제 1 전극; 및상기 제 2 채널층과 전기적으로 연결된 제 2 전극;을 포함하며,상기 게이트 절연막은 절연성 및 고유전율 특성을 갖는 이차원 물질로 이루어지는 전계 효과 트랜지스터
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제 1 항에 있어서,상기 게이트 절연막은 유전상수가 10 이상인 이차원 물질로 이루어지는 전계 효과 트랜지스터
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제 1 항에 있어서,상기 게이트 절연막은 이차원 결정 구조를 갖는 산화물 나노시트, 이차원 결정 구조를 갖는 이중층 페로브스카이트(layered perovskite), 또는 이차원 결정 구조를 갖는 강유전체 재료로 이루어지는 전계 효과 트랜지스터
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제 3 항에 있어서,상기 이차원 결정 구조를 갖는 산화물 나노시트는 TiOx, TiNbOx, TiTaOx, NbOx, TaOx, LaNbOx, CaNbOx, SrNbOx, BaTaOx, WOx, 및 TiCoOx 중에서 적어도 하나를 포함하는 전계 효과 트랜지스터
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제 3 항에 있어서,상기 이차원 결정 구조를 갖는 이중층 페로브스카이트는 LaNb2O7, LaEuNb4O14, EuTa4O14, SrTa2O7, Bi2SrTa2O9, Ca2Nb3O10, La2Ti2NbO10, Ba5Ta4O15, 및 W2O7 중에서 적어도 하나를 포함하는 전계 효과 트랜지스터
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제 3 항에 있어서,상기 이차원 결정 구조를 갖는 강유전체 재료는 In2Se2, HfZrO2, 및 Si-HfO2 중에서 적어도 하나를 포함하는 전계 효과 트랜지스터
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제 1 항에 있어서,상기 게이트 절연막은 1T-HfO2, 1T-ZrO2, 1T-GeO2, 1T-SnO2, 1T-TiO2, 1T-PtO2, 2H-GeO2, 2H-HfO2, 1T-HfS2, 1T-PdO2, 2H-ZrO2, 1T-PtS2, 2H-MoO2, 2H-WO2, 및 1T-SnS2 중에서 적어도 하나의 2차원 물질로 이루어지는 전계 효과 트랜지스터
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8
제 1 항에 있어서,상기 제 1 채널층과 제 2 채널층 중에서 적어도 하나는 이차원 결정 구조를 갖는 반도체 재료로 이루어지는 전계 효과 트랜지스터
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제 8 항에 있어서,상기 이차원 결정 구조를 갖는 반도체 재료는 그래핀, 흑린(black phosphorus), 포스포린(phosphorene), 또는 전이금속 디칼코게나이드(transition metal dichalcogenide)을 포함하는 전계 효과 트랜지스터
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10
제 9 항에 있어서,상기 전이금속 디칼코게나이드는 MoS2, WS2, TaS2, HfS2, ReS2, TiS2, NbS2, SnS2, MoSe2, WSe2, TaSe2, HfSe2, ReSe2, TiSe2, NbSe2, SnSe2, MoTe2, WTe2, TaTe2, HfTe2, ReTe2, TiTe2, NbTe2, 및 SnTe2 중에서 적어도 하나를 포함하는 전계 효과 트랜지스터
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11
제 8 항에 있어서,상기 제 2 채널층은 이차원 결정 구조를 갖는 반도체 재료로 이루어지며, 상기 제 2 채널층과 상기 게이트 절연막은 반 데르 발스(van-der-Waals) 결합되어 있으며, 상기 제 2 채널층과 상기 게이트 절연막 사이에서 계면 전하 밀도(interface charge density)가 1×1012/cm2 이하인 전계 효과 트랜지스터
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12
제 1 항에 있어서,문턱전압 이하 스윙(subthreshold swing) 값이 70mV/dec 이하인 전계 효과 트랜지스터
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13
제 1 항에 있어서,상기 제 1 채널층의 에너지 밴드와 상기 제 2 채널층의 에너지 밴드가 상이한 전계 효과 트랜지스터
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14
제 13 항에 있어서,상기 제 1 채널층과 상기 제 2 채널층이 상이한 반도체 재료로 이루어지며, 전기적으로 동일한 도전형으로 도핑되는 전계 효과 트랜지스터
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15
제 13 항에 있어서,상기 제 1 채널층은 제 1 도전형으로 도핑되고 상기 제 2 채널층은 제 1 도전형과 전기적으로 상반되는 제 2 도전형으로 도핑되는 전계 효과 트랜지스터
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16
제 15 항에 있어서,상기 제 1 채널층과 상기 제 2 채널층이 동일한 반도체 재료로 이루어지는 전계 효과 트랜지스터
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17
제 15 항에 있어서,상기 제 1 채널층과 상기 제 2 채널층이 상이한 반도체 재료로 이루어지는 전계 효과 트랜지스터
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18
제 1 항에 있어서,상기 게이트 절연막은 상기 제 2 채널층의 상부 표면의 일부를 덮도록 배치된 전계 효과 트랜지스터
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19
제 1 항에 있어서,상기 게이트 절연막과 상기 게이트 전극은 상기 제 1 전극을 향해 상기 제 2 채널층의 제 1 가장자리로부터 측면 방향으로 돌출하여 상기 제 1 전극의 상부 표면 위로 연장되도록 배치거나 또는 상기 제 2 전극을 향해 상기 제 2 채널층의 제 2 가장자리로부터 측면 방향으로 돌출하여 상기 제 2 전극의 상부 표면 위로 연장되도록 배치된 전계 효과 트랜지스터
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20
제 1 항에 있어서,상기 제 1 채널층과 상기 제 2 채널층 사이에 배치된 절연체층을 더 포함하는 전계 효과 트랜지스터
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21
제 20 항에 있어서,상기 절연체층의 두께는 0
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22
제 20 항에 있어서,상기 절연체층은 상기 제 1 채널층의 상부 표면 전체를 덮도록 배치되며, 상기 제 2 채널층은 상기 절연체층의 상부 표면의 일부를 덮도록 배치된 전계 효과 트랜지스터
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23
제 22 항에 있어서,상기 절연체층과 상기 제 2 채널층은 상기 제 2 전극을 향해 상기 제 1 채널층의 가장자리로부터 측면 방향으로 돌출하도록 배치된 전계 효과 트랜지스터
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24
제 1 항에 있어서,절연성 기판을 더 포함하며,상기 제 1 채널층은 상기 기판의 상부 표면 위에 배치되어 있는 전계 효과 트랜지스터
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25
제 24 항에 있어서,상기 제 2 채널층은 상기 제 1 채널층의 상부 표면의 일부를 덮도록 배치되어 있고, 상기 제 2 채널층은 상기 제 2 전극을 향해 상기 제 1 채널층의 가장자리로부터 측면 방향으로 돌출하여 있으며, 상기 돌출된 제 2 채널층의 일부는 상기 기판으로부터 이격되어 있는 전계 효과 트랜지스터
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26
제 24 항에 있어서,상기 제 2 채널층은 상기 제 1 채널층의 상부 표면의 일부를 덮도록 배치되어 있고, 상기 제 2 채널층은 상기 제 2 전극을 향해 상기 제 1 채널층의 가장자리로부터 측면 방향으로 돌출하여 있으며, 상기 돌출된 제 2 채널층의 일부는 상기 기판의 상부 표면과 접촉하도록 연장되어 있는 전계 효과 트랜지스터
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27
제 24 항에 있어서,상기 제 1 채널층과 직접 접촉하도록 상기 기판 위에 배치된 제 1 컨택층 및 상기 제 2 채널층과 직접 접촉하도록 상기 기판 위에 배치된 제 2 컨택층을 더 포함하는 전계 효과 트랜지스터
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28
제 27 항에 있어서,상기 제 1 전극은 상기 제 1 컨택층 위에 배치되며 상기 제 2 전극은 상기 제 2 컨택층 위에 배치되는 전계 효과 트랜지스터
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29
제 24 항에 있어서,상기 기판 내에 매립되어 있으며 상기 제 1 채널층의 하부 표면과 접하도록 배치된 하부 게이트 절연막; 및상기 기판 내에 매립되어 있으며 상기 하부 게이트 절연막의 하부 표면과 접하도록 배치된 하부 게이트 전극;을 더 포함하는 전계 효과 트랜지스터
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제 29 항에 있어서,상기 하부 게이트 절연막은 절연성 및 고유전율 특성을 갖는 이차원 물질로 이루어지는 전계 효과 트랜지스터
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