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p형 반도체 기판 상에 게이트 절연막과, 주게이트와, 캡핑층이 순차적으로 적층된 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴이 형성된 결과물 전면에 분리용 절연막을 형성하는 단계와; 상기 분리용 절연막 상에 상기 p형 반도체 기판 및 상기 주게이트보다 작은 일함수를 갖는 측면게이트용 물질층을 형성하는 단계와, 상기 반도체 기판 및 상기 캡핑층이 노출되도록 상기 측면게이트용 물질층과 상기 분리용 절연막을 이방성식각하여 분리용 절연막 패턴과 측면게이트를 형성하는 단계와, n형 소오스/드레인을 각각 형성하는 단계와, 상기 소오스와 이에 인접하는 상기 측면게이트 및/또는 상기 드레인과 이에 인접하는 상기 측면게이트를 각각 전기적으로 연결시키는 도전막 패턴을 상기 결과물 상에 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조방법
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p형 반도체층이 최상층에 형성된 SOI 기판 상에 게이트 절연막과, 주게이트와, 캡핑층이 순차적으로 적층된 게이트 패턴을 형성하는 단계와; 상기 게이트 패턴이 형성된 결과물 전면에 분리용 절연막을 형성하는 단계와; 상기 분리용 절연막 상에 상기 p형 반도체층 및 상기 주게이트보다 작은 일함수를 갖는 측면게이트용 물질층을 형성하는 단계와, 상기 p형 반도체층 및 상기 캡핑층이 노출되도록 상기 측면게이트용 물질층과 상기 분리용 절연막을 이방성식각하여 분리용 절연막 패턴과 측면게이트를 형성하는 단계와, n형 소오스/드레인을 각각 형성하는 단계와, 상기 소오스와 이에 인접하는 상기 측면게이트 및/또는 상기 드레인과 이에 인접하는 상기 측면게이트를 각각 전기적으로 연결시키는 도전막 패턴을 상기 결과물 상에 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조방법
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제1항 또는 제2항에 있어서, 상기 주게이트가 p+형 다결정 실리콘, p+형 SiGe, 또는 미드 갭(mid-gap) 물질로 이루어지는 것을 특징으로 하는 MOS 트랜지스터 제조방법
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제1항 또는 제2항에 있어서, 상기 측면게이트용 물질층이 n+형 다결정 실리콘으로 이루어지는 것을 특징으로 하는 MOS 트랜지스터 제조방법
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제1항 또는 제2항에 있어서, 상기 분리용 절연막이 산화막, 질화막, 산화질화막, 또는 Ta2O5막인 것을 특징으로 하는 MOS 트랜지스터 제조방법
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제1항 또는 제2항에 있어서, 상기 소오스/드레인 영역의 형성단계 전 또는 후에 펀치 스루우 현상을 방지하기 위하여 상기 p형 반도체 기판 또는 상기 SOI 기판의 p형 반도체층보다 더 많은 불순물이 주입된 p형 할로 이온주입영역을 형성시키는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조방법
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n형 반도체 기판 상에 게이트 절연막과, 주게이트와, 캡핑층이 순차적으로 적층된 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴이 형성된 결과물 전면에 분리용 절연막을 형성하는 단계와, 상기 분리용 절연막 상에 상기 반도체 기판 및 상기 주게이트보다 큰 일함수를 갖는 측면게이트용 물질층을 형성하는 단계와, 상기 반도체 기판 및 상기 캡핑층이 노출되도록 상기 측면게이트용 물질층과 상기 분리용 절연막을 이방성식각하여 분리용 절연막 패턴과 측면게이트를 형성하는 단계와, p형의 소오스 및 드레인 영역을 각각 형성하는 단계와, 상기 소오스 영역과 이에 인접하는 상기 측면게이트 및/또는 상기 드레인 영역과 이에 인접하는 상기 측면게이트가 서로 전기적으로 연결되도록 상기 결과물 상에 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조방법
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8
n형 반도체층이 최상층에 형성된 SOI 기판 상에 게이트 절연막과, 주게이트와, 캡핑층이 순차적으로 적층된 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴이 형성된 결과물 전면에 분리용 절연막을 형성하는 단계와, 상기 분리용 절연막 상에 상기 n형 반도체층 및 상기 주게이트보다 큰 일함수를 갖는 측면게이트용 물질층을 형성하는 단계와, 상기 n형 반도체층 및 상기 캡핑층이 노출되도록 상기 측면게이트용 물질층과 상기 분리용 절연막을 이방성식각하여 분리용 절연막 패턴과 측면게이트를 형성하는 단계와, p형의 소오스 및 드레인 영역을 각각 형성하는 단계와, 상기 소오스 영역과 이에 인접하는 상기 측면게이트 및/또는 상기 드레인 영역과 이에 인접하는 상기 측면게이트가 서로 전기적으로 연결되도록 상기 결과물 상에 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조방법
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제7항 또는 제8항에 있어서, 상기 주게이트가 n+형 다결정 실리콘으로 이루어지는 것을 특징으로 하는 MOS 트랜지스터 제조방법
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제7항 또는 제8항에 있어서, 상기 측면게이트용 물질층이 p형 다결정 실리콘으로 이루어지는 것을 특징으로 하는 MOS 트랜지스터 제조방법
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제7항 또는 제8항에 있어서, 상기 분리용 절연막이 산화막, 질화막, 산화질화막, 또는 Ta2O5막인 것을 특징으로 하는 MOS 트랜지스터 제조방법
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제7항 또는 제8항에 있어서, 상기 소오스/드레인 영역의 형성단계 전 또는 후에 펀치 스루우 현상을 방지하기 위하여 상기 n형 반도체 기판 또는 상기 SOI 기판의 n형 반도체층보다 더 많은 불순물이 주입된 n형 할로 이온주입영역을 형성시키는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조방법
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