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1
산화물 반도체를 포함하는 채널층; 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인; 상기 채널층에 대응하는 게이트; 상기 채널층과 상기 게이트 사이에 구비된 게이트절연층; 및 상기 게이트절연층과 상기 게이트 사이에 구비된 전하 블로킹층(charge blocking layer);을 포함하고, 상기 전하 블로킹층에 의해 상기 게이트절연층과 상기 게이트 사이의 에너지 장벽(energy barrier)이 증가되는 트랜지스터
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2
제 1 항에 있어서, 상기 채널층은 ZnO 계열 산화물을 포함하는 트랜지스터
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3
제 2 항에 있어서, 상기 ZnO 계열 산화물은 Hf, Y, Ta, Zr, Ti, Cu, Ni, Cr, In, Ga, Al, Sn, 및 Mg 중 적어도 하나를 더 포함하는 트랜지스터
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4
제 3 항에 있어서, 상기 ZnO 계열 산화물은 HfInZnO 인 트랜지스터
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5
제 1 항에 있어서, 상기 게이트절연층은 실리콘 산화물층 및 실리콘 질화물층 중 적어도 하나를 포함하는 트랜지스터
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6 |
6
제 1 항에 있어서, 상기 게이트절연층은 상기 채널층 측으로부터 순차 배열되는 실리콘 산화물층 및 실리콘 질화물층을 포함하는 트랜지스터
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7
제 1 내지 6 항 중 어느 한 항에 있어서, 상기 전하 블로킹층은 산화물층을 포함하는 트랜지스터
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8
제 7 항에 있어서, 상기 전하 블로킹층은 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 이트륨 산화물 및 탄탈륨 산화물 중 적어도 하나를 포함하는 트랜지스터
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9
제 1 항에 있어서, 상기 전하 블로킹층은 20~150 nm 의 두께를 갖는 트랜지스터
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10
제 1 항에 있어서, 상기 게이트는 상기 채널층 위에 구비된 트랜지스터
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11
제 1 항에 있어서, 상기 게이트는 상기 채널층 아래에 구비된 트랜지스터
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12
청구항 1에 기재된 트랜지스터를 포함하는 평판표시장치
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13
산화물 반도체를 포함하는 채널층; 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인; 상기 채널층에 대응하는 게이트; 및 상기 채널층과 상기 게이트 사이에 구비된 것으로, 상기 채널층 측으로부터 순차 배열되는 제1산화물층, 질화물층 및 제2산화물층을 포함하는 게이트절연층;을 구비하는 트랜지스터
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14
제 13 항에 있어서, 상기 채널층은 ZnO 계열 산화물을 포함하는 트랜지스터
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15
제 14 항에 있어서, 상기 ZnO 계열 산화물은 Hf, Y, Ta, Zr, Ti, Cu, Ni, Cr, In, Ga, Al, Sn, 및 Mg 중 적어도 하나를 더 포함하는 트랜지스터
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16
제 13 항에 있어서, 상기 제1산화물층은 실리콘 산화물을 포함하는 트랜지스터
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제 13 항에 있어서, 상기 질화물층은 실리콘 질화물을 포함하는 트랜지스터
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제 13 항에 있어서, 상기 제2산화물층은 실리콘 산화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물, 이트륨 산화물 및 탄탈륨 산화물 중 적어도 하나를 포함하는 트랜지스터
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19
제 13 항에 있어서, 상기 제2산화물층은 상기 질화물층과 상기 게이트 사이의 에너지 장벽을 높이는 물질을 포함하는 트랜지스터
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20
제 13 항에 있어서, 상기 제1산화물층은 20~150 nm 의 두께를 갖는 트랜지스터
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제 13 항에 있어서, 상기 질화물층은 50~250 nm 의 두께를 갖는 트랜지스터
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22
제 13 항에 있어서, 상기 제2산화물층은 20~150 nm 의 두께를 갖는 트랜지스터
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23
제 13 항에 있어서, 상기 게이트는 상기 채널층 위에 구비된 트랜지스터
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24
제 13 항에 있어서, 상기 게이트는 상기 채널층 아래에 구비된 트랜지스터
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청구항 13에 기재된 트랜지스터를 포함하는 평판표시장치
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