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적층 다이내믹 램

  • 기술번호 : KST2015135617
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명에 의한 메모리는 단위 메모리 셀들이 어레이로 배치된 단위 메모리 어레이들이 매트릭스로 배치된 적어도 하나의 제1 기판, 상기 적어도 하나의 제1 기판과 적층되며, 상기 메모리 셀들이 저장한 정보를 감지하는 센스 앰프들이 위치하는 센스 앰프 영역을 포함하는 제2 기판 및 상기 적어도 하나의 제1 기판과 제2 기판을 전기적으로 연결하는 복수의 수직 도전 경로(vertical conduction trace)를 포함하며, 상기 센스 앰프 영역은 제2 기판의 메모리 영역 내에 배치된다.
Int. CL G11C 5/02 (2006.01.01) G11C 5/06 (2006.01.01)
CPC
출원번호/일자 1020120118886 (2012.10.25)
출원인 서울대학교산학협력단
등록번호/일자 10-1415925-0000 (2014.06.30)
공개번호/일자 10-2014-0056423 (2014.05.12) 문서열기
공고번호/일자 (20140716) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2012.10.25)
심사청구항수 39

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 안진홍 대한민국 경기 용인시 수지구
2 박영준 대한민국 서울 관악구

대리인

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번호 이름 국적 주소
1 남정길 대한민국 서울특별시 강남구 테헤란로**길 **, 인화빌딩 *층 (삼성동)(특허법인(유한)아이시스)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2012.10.25 수리 (Accepted) 1-1-2012-0870916-20
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.01.14 수리 (Accepted) 4-1-2013-5007213-54
3 선행기술조사의뢰서
Request for Prior Art Search		 2013.05.03 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2013.06.07 수리 (Accepted) 9-1-2013-0043984-37
5 의견제출통지서
Notification of reason for refusal		 2013.11.29 발송처리완료 (Completion of Transmission) 9-5-2013-0832609-19
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2014.01.29 수리 (Accepted) 1-1-2014-0098974-39
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2014.01.29 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2014-0099025-15
8 등록결정서
Decision to grant		 2014.06.26 발송처리완료 (Completion of Transmission) 9-5-2014-0440137-77
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.17 수리 (Accepted) 4-1-2015-5033829-92
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.05.13 수리 (Accepted) 4-1-2015-5062924-01
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
커패시터와 트랜지스터를 포함하는 단위 메모리 셀을 포함하는 다이내믹 램(Dynamic RAM)에 있어서,단위 메모리 셀들이 어레이로 배치된 단위 메모리 어레이들이 매트릭스로 배치된 적어도 하나의 제1 기판;상기 적어도 하나의 제1 기판과 적층되며, 상기 메모리 셀들이 저장한 정보를 감지하는 센스 앰프들이 위치하는 센스 앰프 영역을 포함하는 제2 기판; 및 상기 적어도 하나의 제1 기판과 제2 기판을 전기적으로 연결하는 복수의 수직 도전 경로(vertical conduction trace)를 포함하고, 상기 센스 앰프 영역은 제2 기판의 메모리 영역 내에 배치되며,상기 제2 기판의 메모리 영역에는 워드 라인을 통하여 상기 메모리 셀에 구동신호를 인가하는 워드라인 드라이버들이 위치하는 워드라인 드라이버 영역을 포함하는 다이내믹 램
2 2
삭제
3 3
삭제
4 4
제1 항에 있어서,상기 워드라인 드라이버 영역은 워드 라인 진행방향과 평행하게 분할되어 상기 제2 기판의 메모리 영역에 배치되며,상기 센스 앰프 영역은 비트 라인 진행방향과 평행하게 분할되어 상기 제2 기판의 메모리 영역에 배치된 다이내믹 램
5 5
제1 항에 있어서,상기 센스 앰프 영역은, 상기 센스 앰프 영역 내의 센스 앰프에 연결된 복수의 메모리셀들의 비트 라인들의 길이가 동일하도록 배치된 다이내믹 램
6 6
제1 항에 있어서,상기 센스 앰프 영역은, 동일한 센스 앰프에 연결된 복수의 메모리 셀들의 비트 라인들이 절단되지 않은 직선으로 배치되도록 배치된 다이내믹 램
7 7
제1 항에 있어서,상기 센스 앰프 영역은, 비트 라인들이 등간격으로 배열되도록 배치된 다이내믹 램
8 8
제1항에 있어서,상기 워드 라인 드라이버 영역은, 상기 워드 라인 드라이버에 연결된 복수의 메모리 셀들의 워드 라인들이 절단되지 않은 직선으로 배치되도록 배치된 다이내믹 램
9 9
제1항에 있어서,상기 워드 라인 드라이버 영역은, 상기 워드 라인 드라이버에 연결된 복수의 메모리 셀들의 워드 라인들이 등간격으로 배열되도록 배치된 다이내믹 램
10 10
제1항에 있어서,비트 라인들은 수직 도전 경로들을 통하여 상기 센스 앰프에 연결된 다이내믹 램
11 11
제1항에 있어서,상기 워드 라인들은 상기 수직 도전 경로들을 통하여 상기 워드 라인 드라이버에 연결된 다이내믹 램
12 12
제1항에 있어서, 상기 적층된 제1 기판 및 제1 기판 사이와, 상기 제1 기판과 제2 기판 사이에는 절연층이 위치하는 다이내믹 램
13 13
제1항에 있어서, 상기 수직 도전 경로는 비아(via)인 다이내믹 램
14 14
커패시터와 트랜지스터를 포함하는 단위 메모리 셀을 포함하는 다이내믹 램(Dynamic RAM)에 있어서,단위 메모리 셀들이 어레이로 배치된 단위 메모리 어레이들이 매트릭스로 배치된 적어도 하나의 제1 기판;메모리 영역 내에 배치되어 상기 단위 메모리 셀들이 저장한 정보를 감지하는 센스 앰프가 위치하는 센스 앰프 영역을 포함하며 상기 적어도 하나의 제1 기판과 적층된 제2 기판; 및 상기 센스 앰프 영역에 위치하는 비트 라인들 중 적어도 하나의 비트 라인은 수직 도전 경로를 통하여 상기 센스 앰프 영역에 위치하는 센스 앰프에 전기적으로 연결되고, 나머지 비트 라인은 상기 비트 라인이 위치하는 상기 센스 앰프 영역과 인접한 센스 앰프 영역에 위치하는 센스 앰프에 전기적으로 연결된 다이내믹 램
15 15
제14항에 있어서, 상기 센스 앰프 영역은 메모리 영역에 배치된 다이내믹 램
16 16
제14항에 있어서, 상기 센스 앰프 영역은 상기 비트 라인이 연장된 방향으로 분할되어 메모리 영역에 배치된 다이내믹 램
17 17
제14항에 있어서, 상기 비트 라인은 소정의 개수로 그룹(group)지어져 엇갈려 배치된 다이내믹 램
18 18
제14항에 있어서, 상기 수직 도전 경로와 전기적으로 연결되지 않고 상기 수직 도전 경로들이 배열되어 구획하는 상기 센스 앰프 영역을 가로지르게 배치된 국부배선을 포함하는 다이내믹 램
19 19
제14항에 있어서, 상기 수직 도전 경로는 상기 센스 앰프 영역의 중심부에 위치하는 다이내믹 램
20 20
제14항에 있어서, 상기 수직 도전 경로는 상기 센스 앰프 영역의 주변부에 위치하는 다이내믹 램
21 21
커패시터와 트랜지스터를 포함하는 단위 메모리 셀을 포함하는 다이내믹 램(Dynamic RAM)에 있어서,단위 메모리 셀과, 상기 단위 메모리셀을 구동하는 워드 라인을 포함하는 단위 메모리 어레이가 매트릭스 형태로 배치된 복수의 제1 기판;상기 복수의 제1 기판과 적층되며, 워드 라인 진행 방향으로 워드 라인 드라이버 영역을 사이에 두고 배치된 메모리 영역을 포함하는 제2 기판; 및 상기 워드 라인은 인접한 두 단위 메모리 어레이와 전기적으로 연결되어, 제2 기판의 인접한 두 단위 메모리 영역 사이에 배치된 상기 워드 라인 드라이버 영역 내의 워드라인 드라이버와 수직 도전 경로를 통하여 전기적으로 연결되는 다이내믹 램
22 22
제21항에 있어서,상기 워드 라인 드라이버 영역 내의 워드 라인 드라이버는 적층된 제1 기판 중 적어도 한 층에 위치한 워드라인과 전기적으로 연결된 다이내믹 램
23 23
제21항에 있어서,상기 수직 도전 경로는 상기 워드 라인 중심부와 전기적으로 연결된 다이내믹 램
24 24
제21항에 있어서,상기 수직 도전 경로는 상기 워드 라인의 일 단부와 접촉하는 다이내믹 램
25 25
커패시터와 트랜지스터를 포함하는 단위 메모리 셀을 포함하는 다이내믹 램(Dynamic RAM)에 있어서,단위 메모리 셀과, 상기 단위 메모리셀을 구동하는 워드 라인을 포함하는 단위 메모리 어레이가 매트릭스 형태로 배치된 복수의 제1 기판;상기 복수의 제1 기판과 적층되며, 상기 워드 라인 진행 방향과 평행하게 분할되어 메모리 영역 내에 배치된 복수의 워드 라인 드라이버 영역을 포함하는 제2 기판; 및 상기 워드 라인은 인접한 두 단위 메모리 어레이와 전기적으로 연결되어, 상기 인접한 메모리 어레이의 메모리 영역 내에 배치된 어느 하나의 워드 라인 드라이버와 수직 도전 경로를 통하여 전기적으로 연결된 다이내믹 램
26 26
제25항에 있어서,상기 워드 라인과 상기 수직 도전 경로를 통하여 전기적으로 연결된 워드 라인 드라이버가 배치된 상기 워드 라인 드라이버 영역은, 상기 워드 라인의 중심부 하방에 위치한 워드라인 드라이버 영역인 다이내믹 램
27 27
제25항에 있어서,상기 적층된 각각의 제1 기판 워드 라인은 엇갈려 배치된 다이내믹 램
28 28
제25항에 있어서,상기 수직 도전 경로는 상기 워드 라인 중심부와 전기적으로 연결된 다이내믹 램
29 29
제25항에 있어서,상기 수직 도전 경로는 상기 워드 라인 일 단부와 접촉하는 다이내믹 램
30 30
단위 메모리 셀과, 상기 단위 메모리셀을 구동하는 워드 라인을 포함하는 단위 메모리 어레이가 매트릭스 형태로 배치된 복수의 제1 기판; 상기 복수의 제1 기판과 적층되며, 워드 라인 드라이버가 위치한 워드 라인 드라이버 영역을 사이에 두고 평행하게 배치된 메모리 영역을 포함하는 제2 기판; 및 인접한 두 단위 메모리 어레이 사이에 위치하여 상기 워드 라인과 상기 워드 라인 드라이버 영역 내의 워드 라인 드라이버를 전기적으로 연결하는 수직 도전 경로를 포함하며, 상기 워드 라인은 인접한 두 단위 메모리 어레이와 전기적으로 연결되고, 상기 워드 라인의 진행방향에서 일 방향으로 탭(tap)이 형성되어 상기 탭과 상기 수직 도전 경로가 연결된 메모리
31 31
제30항에 있어서, 어느 하나의 워드 라인에 형성된 상기 탭과 상기 어느 하나의 워드 라인과 직접 인접하여 위치하는 다른 워드 라인의 탭은 반대 방향으로 위치한 메모리
32 32
제30항에 있어서,상기 탭은 상기 워드 라인의 중심부에 형성된 메모리
33 33
제30항에 있어서,상기 탭은 상기 워드 라인 진행방향에서 수직으로 형성된 메모리
34 34
제30항에 있어서,층을 달리 하여 위치하는 워드 라인에 형성된 상기 탭은 워드 라인 진행방향으로 소정 거리 이격되어 형성된 메모리
35 35
제30항에 있어서,상기 탭은 상기 워드 라인 진행방향으로 인접한 메모리 영역 사이에 형성된 메모리
36 36
제30항에 있어서,워드 라인 연장 방향으로 인접한 상기 워드 라인들의 사이에는 워드 라인 배열된 방향으로 인접한 워드 라인의 탭이 위치한 메모리
37 37
단위 메모리 셀과 상기 단위 메모리셀을 구동하는 구동 신호를 인가하는 워드 라인을 포함하는 단위 메모리 어레이가 매트릭스 형태로 배치된 복수의 제1 기판;상기 복수의 제1 기판과 적층되며, 상기 워드 라인 진행 방향과 평행하게 분할되어 메모리 영역 내에 배치된 복수의 워드 라인 드라이버 영역을 포함하는 제2 기판; 및 상기 워드 라인과 상기 메모리 영역내의 워드 라인 드라이버를 전기적으로 연결하는 수직 도전 경로를 포함하며, 상기 워드 라인은 인접한 두 단위 메모리 어레이와 전기적으로 연결되고, 상기 워드 라인의 진행방향에서 일 방향으로 탭이 형성되어 상기 탭과 상기 수직 도전 경로가 연결된 메모리
38 38
제37항에 있어서, 어느 하나의 워드 라인에 형성된 상기 탭과 상기 어느 하나의 워드 라인과 직접 인접하여 위치하는 다른 워드 라인의 탭은 반대 방향으로 위치한 메모리
39 39
제37항에 있어서,상기 탭은 상기 워드 라인의 중심부에 형성된 메모리
40 40
제37항에 있어서,상기 탭은 상기 워드 라인 진행방향에서 수직으로 형성된 메모리
41 41
제38항에 있어서,층을 달리 하여 위치하는 워드 라인에 형성된 상기 탭은 워드 라인 진행방향으로 소정 거리 이격되어 형성된 메모리
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1 교육과학기술부 서울대학교 산학협력단 글로벌프론티어사업 스마트 IT 융합시스템