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반도체 기판에 배치된 복수의 입출력패드들과 복수의 메모리 셀 어레이를 가진 반도체 메모리 장치에 있어서, 상기 입출력패드들과 상기 메모리 셀 어레이 사이의 데이터 경로 길이에 비례하여 상기 복수의 메모리 셀 어레이의 액세스 타임이 서로 다른 것을 특징으로 하는 비대칭 액세스 타임을 가진 반도체 메모리 장치
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제1항에 있어서, 상기 복수의 메모리 셀 어레이는 상기 입출력패드들의 배치영역에 인접한 영역에 배치되어 제1 데이터 경로 길이를 가지며 제1액세스 타임으로 동작하는 제1메모리 셀 어레이; 및 상기 입출력패드들의 배치영역으로부터 떨어진 영역에 배치되어 상기 제1데이터 경로보다 긴 제2 데이터 경로 길이를 가지며 상기 제1액세스 타임 보다 긴 제2액세스 타임으로 동작하는 제2메모리 셀 어레이를 구비한 것을 특징으로 하는 비대칭 액세스 타임을 가진 반도체 메모리 장치
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제2항에 있어서, 상기 입출력패드들은 상기 반도체 기판의 수평 중앙라인 또는 수직 중앙라인 중 어느 하나를 따라 배치된 것을 특징으로 하는 비대칭 액세스 타임을 가진 반도체 메모리 장치
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제3항에 있어서, 상기 입출력패드들 중 출력패드들은 중앙에 배치되고 입력패드들은 상기 출력패드들의 좌우측에 배치된 것을 특징으로 하는 비대칭 액세스 타임을 가진 반도체 메모리 장치
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제3항에 있어서, 상기 입출력패드들 중 출력패드들은 상기 수직 중앙라인의 중앙에 배치되고 입력패드들은 상기 수평 중앙라인을 따라 배치된 것을 특징으로 하는 비대칭 액세스 타임을 가진 반도체 메모리 장치
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제3항에 있어서, 상기 입출력패드들 중 출력패드들은 양측 수직 에지라인 중 어느 하나의 에지라인을 따라 배치되고 입력패드들은 다른 하나의 에지라인을 따라 배치된 것을 특징으로 하는 비대칭 액세스 타임을 가진 반도체 메모리 장치
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제3항에 있어서, 상기 입출력패드들 중 출력패드들은 양측 수직 에지라인 중 어느 하나의 에지라인을 따라 배치되고 입력패드들은 수직 중앙라인을 따라 배치된 것을 특징으로 하는 비대칭 액세스 타임을 가진 반도체 메모리 장치
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제3항에 있어서, 인접한 상기 제1메모리 셀 어레이와 제2메모리 셀 어레이 각각은 각각 독립된 입출력 센스앰프회로를 가진 것을 특징으로 하는 비대칭 액세스 타임을 가진 반도체 메모리 장치
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로직 레이어; 상기 로직 레이어 상에 적층된 적어도 하나 이상의 메모리 레이어; 및 상기 적층된 레이어들을 전기적으로 연결하기 위한 적어도 하나 이상의 수직연결부재를 구비한 적층형 반도체 메모리 장치에 있어서, 상기 적어도 하나 이상의 메모리 레이어들 중 로직 레이어와 인접한 메모리 레이어와 로직 레이어 사이와, 나머지 다른 메모리 레이어들과 로직 레이어 사이의 상기 수직연결부재를 통한 데이터 경로 길이에 비례하여 상기 적어도 하나 이상의 메모리 레이어들의 액세스 타임이 서로 다른 것을 특징으로 하는 비대칭 액세스 타임을 가진 적층형 반도체 메모리 장치
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제9항에 있어서, 상기 적어도 하나 이상의 메모리 레이어들 각각은 반도체 기판에 배치되고 상기 수직연결부재와 전기적으로 결합된 복수의 입출력패드들과 복수의 메모리 셀 어레이를 가지며, 상기 수직연결부재와 상기 메모리 셀 어레이 사이의 데이터 경로 길이에 비례하여 상기 복수의 메모리 셀 어레이의 액세스 타임이 서로 다른 것을 특징으로 하는 비대칭 액세스 타임을 가진 적층형 반도체 메모리 장치
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