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박막 트랜지스터

  • 기술번호 : KST2015137598
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명에서는 다결정 실리콘으로 이루어진 반도체층의 채널 영역에서 발생하는 열을 용이하게 방열할 수 있는 박막 트랜지스터가 개시된다. 일 예로, 기판의 일면에 형성된 반도체층, 게이트 전극, 상기 반도체층과 게이트 전극을 이격시키는 게이트 절연층을 포함하는 박막 트랜지스터에 있어서, 상기 반도체층은 쌍을 이룬 소스 드레인 영역의 사이에 형성된 채널 영역을 포함하고, 상기 채널 영역은 복수개로 구비되어 상호간에 이격 간격을 갖도록 이격되며, 상기 이격 간격은 서로 다른 적어도 두 종류로 형성된 박막 트랜지스터가 개시된다.
Int. CL H01L 29/786 (2006.01.01) G02F 1/136 (2006.01.01)
CPC H01L 29/78696(2013.01)
출원번호/일자 1020100017782 (2010.02.26)
출원인 서울대학교산학협력단
등록번호/일자 10-1035662-0000 (2011.05.12)
공개번호/일자
공고번호/일자 (20110523) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2010.02.26)
심사청구항수 9

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 최성환 대한민국 서울시 관악구
2 한민구 대한민국 서울시 강남구

대리인

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번호 이름 국적 주소
1 서만규 대한민국 서울특별시 강남구 역삼로 *** *층 (역삼동, 현죽빌딩)(특허법인성암)
2 서경민 대한민국 서울특별시 강남구 역삼로 *** *층 (역삼동, 현죽빌딩)(특허법인성암)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.02.26 수리 (Accepted) 1-1-2010-0127800-36
2 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2010.03.02 수리 (Accepted) 1-1-2010-0133871-53
3 등록결정서
Decision to grant		 2011.04.15 발송처리완료 (Completion of Transmission) 9-5-2011-0204887-18
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.09.27 수리 (Accepted) 4-1-2011-5195109-43
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.01.14 수리 (Accepted) 4-1-2013-5007213-54
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.17 수리 (Accepted) 4-1-2015-5033829-92
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.05.13 수리 (Accepted) 4-1-2015-5062924-01
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.11.25 수리 (Accepted) 4-1-2020-5265458-48
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판의 일면에 형성된 반도체층, 게이트 전극, 상기 반도체층과 게이트 전극을 이격시키는 게이트 절연층을 포함하는 박막 트랜지스터에 있어서,상기 반도체층은 쌍을 이룬 소스 드레인 영역의 사이에 형성된 채널 영역을 포함하고,상기 채널 영역은 복수개로 구비되어 상호간에 이격 간격을 갖도록 이격되며, 상기 이격 간격은 서로 다른 적어도 두 종류로 형성된 것을 특징으로 하는 박막 트랜지스터
2 2
제 1 항에 있어서,상기 이격 간격은 중앙에서의 이격 간격과 가장자리에서의 이격 간격이 다르게 형성된 것을 특징으로 하는 박막 트랜지스터
3 3
제 1 항에 있어서,상기 이격 간격은 중앙에서의 이격 간격이 가장자리에서의 이격 간격에 비해 넓게 형성된 것을 특징으로 하는 박막 트랜지스터
4 4
제 1 항에 있어서,상기 이격 간격은 중앙에 위치한 채널간 간격에서 가장자리에 위치한 채널의 간격으로 갈수록 좁아지는 것을 특징으로 하는 박막 트랜지스터
5 5
제 1 항에 있어서,상기 복수의 채널은 적어도 두 개의 폭으로 형성된 것을 특징으로 하는 박막 트랜지스터
6 6
제 1 항에 있어서,상기 복수의 채널은 중앙에 위치한 채널의 폭이 가장자리에 위치한 채널의 폭과 다르게 형성된 것을 특징으로 하는 박막 트랜지스터
7 7
제 1 항에 있어서,상기 복수의 채널은 중앙에 위치한 채널로부터 가장자리에 위치한 채널로 갈수록 채널의 폭이 넓어지도록 형성된 것을 특징으로 하는 박막 트랜지스터
8 8
제 1 항에 있어서,상기 복수의 채널은 중앙에 위치한 채널의 폭이 가장자리에 위치한 채널의 폭에 비해 좁게 형성된 것을 특징으로 하는 박막 트랜지스터
9 9
제 1 항에 있어서,상기 반도체층, 게이트 전극 및 게이트 절연층은 탑 게이트(top gate) 구조 또는 바텀 게이트(bottom gate) 구조를 형성하는 것을 특징으로 하는 박막 트랜지스터
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.