| 1 |
1
투명절연기판 위에 게이트 전극을 형성하는 단계와;
상기 게이트 전극이 형성된 투명절연기판 전면에 게이트 절연막과, 상기 게이트 절연막 상에 활성화 영역을 형성하는 데 사용될 비정질 실리콘층과, 상기 비정질 실리콘층 위에 소스 영역 및 드레인 영역을 형성하는 데 사용될 이온이 도핑된 n+ 실리콘층을 연속적으로 형성하는 단계와;
상기 n+ 실리콘층과 비정질 실리콘층을 순차적으로 패터닝하여 소스 영역 및 드레인 영역용 n+ 실리콘층과 활성화 영역을 정의하는 단계와;
상기 n+ 실리콘층의 소스 영역 및 드레인 영역이 형성될 위치에 각각 제1 및 제2 결정화 유도금속막을 간격을 두고 형성하는 단계와;
상기 제1 및 제2 결정화 유도금속막을 식각 마스크로 사용하여 노출된 n+ 실리콘층과 활성화 영역의 중앙부 상측 일부를 순차적으로 식각하여, n+ 실리콘층을 분리함에 의해 소스 영역 및 드레인 영역을 정의함과 동시에 중앙부에 채널 영역을 갖는 활성화 영역을 형성하는 단계와;
상기 기판을 열처리하여 제1 및 제2 결정화 유도금속막의 하부에 위치한 n+ 실리콘으로 이루어진 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역의 하측에 위치한 비정질 실리콘으로 이루어진 활성화 영역을 금속유도 결정화(MIC)에 의해 결정화시키고, 상기 소스 영역 및 드레인 영역 사이에 위치한 비정질 실리콘으로 이루어진 채널 영역을 금속유도 측면결정화(MILC)에 의해 결정화시키는 단계와;
상기 결정화된 소스 영역 및 드레인 영역 위에 각각 소스 전극 및 드레인 전극을 형성하는 단계와;
상기 기판위에 층간 절연막을 증착하고 층간 절연막의 일부를 식각하여 드레인 전극에 대한 접촉창을 형성한 후 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법
|
| 2 |
2
투명절연기판 위에 게이트 전극을 형성하는 단계와;
상기 게이트 전극이 형성된 투명절연기판 전면에 게이트 절연막과, 상기 게이트 절연막 상에 활성화 영역을 형성하는 데 사용될 비정질 실리콘층과, 상기 비정질 실리콘층 위에 소스 영역 및 드레인 영역을 형성하는 데 사용될 이온이 도핑된 n+ 실리콘층을 연속적으로 형성하는 단계와;
상기 n+ 실리콘층 위에 결정화 유도금속막을 형성하는 단계와;
상기 결정화 유도금속막 위에 소스 전극 및 드레인 전극을 형성하는데 사용될 금속막을 형성하는 단계와;
상기 금속막 위에 포토레지스트층을 형성한 후, 노광용 슬리트 마스크를 이용하여 상기 비정질 실리콘층에 대하여 활성화 영역을 형성하기 위한 제1식각 마스크를 형성하는 단계와;
상기 제1식각 마스크를 이용하여 순차적으로 노출되는 전극형성용 금속막과 결정화 유도금속막을 식각하여 제거하고, n+ 실리콘층과 비정질 실리콘층을 식각하여 소스 영역 및 드레인 영역용 n+ 실리콘층과 활성화 영역을 형성하는 단계와;
상기 제1식각 마스크를 처리하여 소스 및 드레인 전극을 형성하기 위한 제2식각 마스크를 형성하는 단계와;
상기 제2식각 마스크를 사용하여 전극형성용 금속막과 결정화 유도금속막을 식각하여, 소스 전극 및 드레인 전극과 서로 분리된 제1 및 제2 결정화 유도금속막을 형성하는 단계와;
상기 식각된 구조물을 마스크로 이용하여 노출된 n+ 실리콘층과 활성화 영역의 중앙부 상측 일부를 순차적으로 식각하여, n+ 실리콘층을 분리시킴에 의해 소스 영역 및 드레인 영역을 정의함과 동시에 중앙부에 채널 영역을 갖는 활성화 영역을 형성하는 단계와;
상기 기판을 열처리하여 제1 및 제2 결정화 유도금속막의 하부에 위치한 n+ 실리콘으로 이루어진 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역의 하측에 위치한 비정질 실리콘으로 이루어진 활성화 영역을 금속유도 결정화(MIC)에 의해 결정화시키고, 상기 소스 영역 및 드레인 영역 사이에 위치한 비정질 실리콘으로 이루어진 채널 영역을 금속유도 측면결정화(MILC)에 의해 결정화시키는 단계와;
상기 기판위에 층간 절연막을 증착하고 층간 절연막의 일부를 식각하여 드레인 전극에 대한 접촉창을 형성한 후 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 하부 게이트 구조를 가지는 다결정 실리콘 박막 트랜지스터의 제조방법
|
| 3 |
3
투명절연기판 위에 게이트 전극을 형성하는 단계와;
상기 게이트 전극이 형성된 투명절연기판 전면에 게이트 절연막과, 상기 게이트 절연막 상에 활성화 영역을 형성하는 데 사용될 비정질 실리콘층과, 상기 비정질 실리콘층 위에 결정화 유도금속막을 형성하는 단계와;
상기 결정화 유도금속막 위에 소스 영역 및 드레인 영역을 형성하는 데 사용될 이온이 도핑된 n+ 실리콘층을 형성하는 단계와;
상기 n+ 실리콘층 위에 소스 전극 및 드레인 전극을 형성하는데 사용될 금속막을 형성하는 단계와;
상기 금속막 위에 포토레지스트층을 형성한 후, 노광용 슬리트 마스크를 이용하여 상기 활성화 영역을 형성하기 위한 제1식각 마스크를 형성하는 단계와;
상기 제1식각 마스크를 이용하여 순차적으로 노출되는 전극형성용 금속막과 n+ 실리콘층, 결정화 유도금속막 및 비정질 실리콘층을 식각하여 소스 영역 및 드레인 영역용 n+ 실리콘층과 활성화 영역을 형성하는 단계와;
상기 제1식각 마스크를 처리하여 소스 및 드레인 전극을 형성하기 위한 제2식각 마스크를 형성하는 단계와;
상기 제2식각 마스크를 사용하여 전극형성용 금속막, n+ 실리콘층, 결정화 유도금속막 및 활성화 영역의 중앙부 상측 일부를 순차적으로 식각하여, 소스 전극 및 드레인 전극과, n+ 실리콘층을 분리시킨 소스 영역 및 드레인 영역과, 서로 분리된 제1 및 제2 결정화 유도금속막과, 중앙부에 채널 영역을 갖는 활성화 영역을 형성하는 단계와;
상기 기판을 열처리하여 제1 및 제2 결정화 유도금속막의 상부 및 하부에 위치한 n+ 실리콘으로 이루어진 소스 영역 및 드레인 영역과, 비정질 실리콘으로 이루어진 활성화 영역을 금속유도 결정화(MIC)에 의해 결정화시키고, 상기 소스 영역 및 드레인 영역 사이에 위치한 비정질 실리콘으로 이루어진 채널 영역을 금속유도 측면결정화(MILC)에 의해 결정화시키는 단계와;
상기 기판위에 층간 절연막을 증착하고 층간 절연막의 일부를 식각하여 드레인 전극에 대한 접촉창을 형성한 후 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법
|
| 4 |
4
제1항에 있어서, 상기 소스 전극 및 드레인 전극을 형성하는 단계 이전에 상기 제1 및 제2 결정화 유도금속막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법
|
| 5 |
5
제1항 내지 제3항 중 어느 한 항에 있어서, 상기 결정화 유도금속막은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어진 군에서 선택된 어느 하나로 이루어지고, 스퍼터링, 가열증발, PECVD, 솔루션 코팅 중 어느 하나의 방법으로 1 내지 20nm 두께로 형성되는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법
|
| 6 |
6
제1항에 있어서, 상기 n+ 실리콘층의 소스 영역 및 드레인 영역이 형성될 위치에 각각 제1 및 제2 결정화 유도금속막을 간격을 두고 형성하는 단계는,
상기 기판 전면에 포토레지스트를 도포하고, 소스 영역 및 드레인 영역에 대응하는 개구부를 형성하는 단계와;
상기 기판 전면에 결정화 유도금속막을 형성하는 단계와;
리프트 오프(lift-off) 방법에 의해 포토레지스트를 제거하여 n+ 실리콘층의 소스 영역 및 드레인 영역이 형성될 위치에 각각 제1 및 제2 결정화 유도금속막을 잔류시키는 단계를 포함하는 것을 특징으로 하는 다결정 실리콘 박막 트랜지스터의 제조방법
|
| 7 |
7
투명절연기판과;
상기 투명절연기판 위에 아일랜드 형상으로 이루어진 게이트 전극과;
상기 게이트 전극이 형성된 투명절연기판의 상부면에 형성된 게이트 절연막과;
상기 게이트 절연막 상에 형성되며 아일랜드 형상으로 이루어지고 다결정 실리콘으로 이루어진 활성화 영역과;
상기 활성화 영역의 양단부에 각각 형성되며, 이온이 도핑된 n+ 실리콘층으로 이루어진 소스 영역 및 드레인 영역과;
상기 n+ 실리콘층의 소스 영역 및 드레인 영역 상부에 형성되어, 열처리시에 그 하측에 위치한 n+ 실리콘으로 이루어진 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역의 하측에 위치한 비정질 실리콘으로 이루어진 활성화 영역을 금속유도 결정화(MIC)에 의해 결정화시키고, 상기 소스 영역 및 드레인 영역 사이에 위치한 비정질 실리콘으로 이루어진 채널 영역을 금속유도 측면결정화(MILC)에 의해 결정화시키기 위한 제1 및 제2 결정화 유도금속막과;
상기 제1 및 제2 결정화 유도금속막 위에 형성된 소스 전극 및 드레인 전극과;
상기 기판위에 형성된 층간 절연막과;
상기 층간 절연막의 접촉창을 통하여 드레인 전극에 연결된 화소전극을 포함하는 것을 특징으로 하는 하부 게이트 구조를 가지는 다결정 실리콘 박막 트랜지스터
|
| 8 |
8
투명절연기판과;
상기 투명절연기판 위에 형성되며 아일랜드 형상으로 이루어진 게이트 전극과;
상기 게이트 전극이 형성된 투명절연기판의 상부면에 형성된 게이트 절연막과;
상기 게이트 절연막 상에 형성되며 아일랜드 형상으로 이루어지고 이루어진 활성화 영역과;
상기 활성화 영역의 양단부 위에 각각 형성되며, 이온이 도핑된 n+ 실리콘층으로서 다결정 실리콘으로 이루어진 소스 영역 및 드레인 영역과;
상기 소스 영역 및 드레인 영역 위에 형성된 소스 전극 및 드레인 전극을 포함하는 다결정 실리콘 박막 트랜지스터에 있어서,
상기 다결정 실리콘으로 이루어진 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역의 하측에 위치한 활성화 영역은 상기 소스 영역 및 드레인 영역의 상부 또는 하부에 형성한 제1 및 제2 결정화 유도금속막을 이용한 금속유도 결정화(MIC)에 의해 비정질 실리콘이 결정화되고;
상기 소스 영역 및 드레인 영역 사이에 위치한 활성화 영역의 채널 영역은 금속유도 측면결정화(MILC)에 의해 비정질 실리콘이 결정화된 것을 특징으로 하는 하부 게이트 구조를 가지는 다결정 실리콘 박막 트랜지스터
|
| 9 |
9
제7항 또는 제8항에 있어서, 상기 결정화 유도금속막은 Ni, Pd, Ti, Ag, Au, Al, Sn, Sb, Cu, Co, Cr, Mo, Tr, Ru, Rh, Cd 및 Pt로 이루어진 군에서 선택된 어느 하나로 이루어지는 것을 특징으로 하는 하부 게이트 구조를 가지는 다결정 실리콘 박막 트랜지스터
|
