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ＰＶＤＦ－ＴｒＦＥ／토포그래픽 나노패턴 ＯＳ의 복합 절연층의 제조방법, 상기 절연층을 적용한 커패시터 및 전계효과트랜지스터의 제조방법

  • 기술번호 : KST2016000609
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 PVDF-TrFE/토포그래픽 오르가노실리케이트 나노패턴 게이트 절연체를 갖는 강유전성 전계효과 트랜지스터 및 커패시터에 관한 기술이다. 본 발명의 방법에 의해 제조된 PVDF-TrFE/OS의 복합 절연층은 저전압 구동이 가능하고, 누설전류를 최소화할 수 있는 장점이 있다.
Int. CL H01L 21/312 (2006.01)
CPC H01L 21/28291(2013.01) H01L 21/28291(2013.01) H01L 21/28291(2013.01) H01L 21/28291(2013.01) H01L 21/28291(2013.01)
출원번호/일자 1020100121924 (2010.12.02)
출원인 연세대학교 산학협력단
등록번호/일자 10-1148338-0000 (2012.05.15)
공개번호/일자
공고번호/일자 (20120525) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2010.12.02)
심사청구항수 15

출원인

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번호 이름 국적 주소
1 연세대학교 산학협력단 대한민국 서울특별시 서대문구

발명자

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번호 이름 국적 주소
1 박철민 대한민국 서울특별시 마포구
2 강석주 대한민국 서울특별시 서초구
3 배인성 대한민국 서울특별시 서대문구

대리인

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번호 이름 국적 주소
1 김윤보 대한민국 서울특별시 구로구 디지털로**길 ** ***호(구로동, 삼성아이티밸리)(특허법인현)

최종권리자

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번호 이름 국적 주소
1 연세대학교 산학협력단 서울특별시 서대문구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.12.02 수리 (Accepted) 1-1-2010-0794751-53
2 선행기술조사의뢰서
Request for Prior Art Search		 2011.06.14 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2011.07.15 수리 (Accepted) 9-1-2011-0061548-97
4 의견제출통지서
Notification of reason for refusal		 2011.11.16 발송처리완료 (Completion of Transmission) 9-5-2011-0670306-66
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2011.11.22 수리 (Accepted) 1-1-2011-0922544-68
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2011.11.22 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2011-0922543-12
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.12.15 수리 (Accepted) 4-1-2011-5252006-10
8 등록결정서
Decision to grant		 2012.04.24 발송처리완료 (Completion of Transmission) 9-5-2012-0237067-93
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.04.24 수리 (Accepted) 4-1-2013-5062749-37
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.06.24 수리 (Accepted) 4-1-2013-5088566-87
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.09.25 수리 (Accepted) 4-1-2014-5114224-78
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
비극성 용매, 양친매성 블록공중합체, 상기 양친매성 블록공중합체의 극성 블록에 선택적으로 혼합되는 오르가노실리케이트를 포함하는 용액을 기판 위에 코팅하여, 상기 양친매성 블록공중합체의 자기 조립에 의하여 일정한 나노패턴을 갖는 박막을 형성하는 단계(I); 상기 기판 위에 코팅된 용액을 상기 블록공중합체의 연소 온도 이상으로 가열하여, 상기 양친매성 블록공중합체는 모두 제거하고, 상기 오르가노실리케이트만의 토포그래픽 나노패턴층을 남기는 단계(II); 및 상기 기판 위에서 상기 토포그래픽 나노패턴 오르가노실리케이트층 위에 PVDF-TrFE 용액을 코팅하고, 용매를 증발하여 PVDF-TrFE/오르가노실리케이트의 복합 절연층을 제조하는 단계(III)를 포함하며,상기 양친매성 블록공중합체는 PS-b-PEO 또는 PS-b-P4VP인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층의 제조방법
2 2
삭제
3 3
제1항에서, 상기 연소온도는 400℃ 이상인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층의 제조방법
4 4
제1항에서, 상기 PVDF-TrFE의 코팅 후, PVDF-TrFE의 결정성장을 위하여 열적 어닐링을 더 거치는 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층의 제조방법
5 5
제4항에서, 상기 열적 어닐링 온도가 100℃ ~ 170℃인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층의 제조방법
6 6
제1항에서, 상기 오르가노실리케이트는 메틸트리메톡시실란과 테트라에틸오르토실리케이트의 공중합체인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층의 제조방법
7 7
하부전극, 절연층 및 상부전극으로 이루어진 커패시터에 있어서, 비극성 용매, 양친매성 블록공중합체, 상기 양친매성 블록공중합체의 극성 블록에 선택적으로 혼합되는 오르가노실리케이트를 포함하는 용액을 하부전극 위에 코팅하여, 상기 양친매성 블록공중합체의 자기 조립에 의하여 일정한 나노패턴을 갖는 박막을 형성하는 단계(I); 상기 하부전극 위에 코팅된 용액을 상기 양친매성 블록공중합체의 연소 온도 이상으로 가열하여, 상기 양친매성 블록공중합체는 모두 제거하고, 상기 오르가노실리케이트만의 토포그래픽 나노패턴층을 남기는 단계(II); 및 상기 하부전극 위에 토포그래픽하게 나노패턴화된 오르가노실리케이트층 위에 PVDF-TrFE 용액을 코팅하고, 용매를 증발하여 PVDF-TrFE/오르가노실리케이트의 복합 절연층을 제조하는 단계(III); 및 상부전극을 형성하는 단계(IV)를 포함하며,상기 양친매성 블록공중합체는 PS-b-PEO 또는 PS-b-P4VP인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층을 적용한 커패시터의 제조방법
8 8
삭제
9 9
제7항에서, 상기 연소온도는 400℃ 이상인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층을 적용한 커패시터의 제조방법
10 10
제7항에서, 상기 PVDF-TrFE의 코팅 후, PVDF-TrFE의 결정성장을 위하여 열적 어닐링을 더 거치는 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층을 적용한 커패시터의 제조방법
11 11
제10항에서, 상기 열적 어닐링 온도는 100℃ ~ 170℃인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층을 적용한 커패시터의 제조방법
12 12
제7항에서, 상기 오르가노실리케이트는 메틸트리메톡시실란과 테트라에틸오르토실리케이트의 공중합체인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 절연층을 적용한 커패시터의 제조방법
13 13
게이트 전극, 강유전성 게이트 절연층, 반도체층, 소스 및 드레인 전극이 적층되어 이루어진 전계효과트랜지스터의 제조 방법에 있어서, 비극성 용매, 양친매성 블록공중합체, 상기 양친매성 블록공중합체의 극성 블록에 선택적으로 혼합되는 오르가노실리케이트를 포함하는 용액을 게이트 전극 위에 코팅하여, 상기 양친매성 블록공중합체의 자기 조립에 의하여 일정한 나노패턴을 갖는 박막을 게이트 전극 위에 형성하는 단계(I); 상기 게이트 전극 위에 코팅된 용액을 상기 양친매성 블록공중합체의 연소 온도 이상으로 가열하여, 상기 양친매성 블록공중합체는 모두 제거하고, 상기 오르가노실리케이트만의 토포그래픽 나노패턴층을 남기는 단계(II); 및 상기 게이트 전극 위에 토포그래픽하게 나노패턴화된 오르가노실리케이트층 위에 PVDF-TrFE 용액을 코팅하고, 용매를 증발하여 PVDF-TrFE/오르가노실리케이트의 복합 절연층을 제조하는 단계(III); 반도체층을 형성하는 단계(IV); 및 소스 및 드레인 전극을 형성하는 단계(V)를 포함하며,상기 양친매성 블록공중합체는 PS-b-PEO 또는 PS-b-P4VP인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 게이트 절연층을 적용한 전계효과트랜지스터의 제조방법
14 14
삭제
15 15
제13항에서, 상기 연소온도는 400℃ 이상인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 게이트 절연층을 적용한 전계효과트랜지스터의 제조방법
16 16
제13항에서, 상기 PVDF-TrFE의 코팅 후, PVDF-TrFE의 결정성장을 위하여 열적 어닐링을 더 거치는 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 게이트 절연층을 적용한 전계효과트랜지스터의 제조방법
17 17
제16항에서, 상기 열적 어닐링 온도는 100℃ ~ 170℃인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 게이트 절연층을 적용한 전계효과트랜지스터의 제조방법
18 18
제13항에서, 상기 오르가노실리케이트는 메틸트리메톡시실란과 테트라에틸오르토실리케이트의 공중합체인 것을 특징으로 하는 PVDF-TrFE/토포그래픽 나노패턴 오르가노실리케이트 복합 게이트 절연층을 적용한 전계효과트랜지스터의 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.