| 1 |
1
기판;상기 기판 상에, 제1 방향으로 연장되는 게이트 전극;상기 게이트 전극의 적어도 일 측벽 상에, 반도체 물질층을 포함하는 게이트 스페이서;상기 게이트 전극 및 상기 게이트 스페이서를 관통하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 활성 패턴; 및상기 활성 패턴 및 상기 게이트 스페이서와 접촉하는 에피택셜 패턴을 포함하는 반도체 장치
|
| 2 |
2
제 1항에 있어서,상기 활성 패턴 및 상기 반도체 물질층은 실리콘(Si)을 포함하는 반도체 장치
|
| 3 |
3
제 2항에 있어서,상기 반도체 물질층의 Si 농도는 상기 활성 패턴의 Si 농도보다 큰 반도체 장치
|
| 4 |
4
제 1항에 있어서,상기 활성 패턴 및 상기 반도체 물질층은 게르마늄(Ge)을 포함하는 반도체 장치
|
| 5 |
5
제 4항에 있어서,상기 반도체 물질층의 Ge 농도는 상기 활성 패턴의 Ge 농도보다 큰 반도체 장치
|
| 6 |
6
제 1항에 있어서,상기 에피택셜 패턴은 p형 불순물을 및 실리콘 게르마늄(SiGe)을 포함하는 반도체 장치
|
| 7 |
7
제 1항에 있어서,상기 에피택셜 패턴은 n형 불순물을 포함하는 반도체 장치
|
| 8 |
8
제 1항에 있어서,상기 에피택셜 패턴은 제1 불순물을 포함하고,상기 게이트 스페이서는 상기 제1 불순물과 동일한 도전형의 제2 불순물을 포함하는 반도체 장치
|
| 9 |
9
제 8항에 있어서,상기 게이트 스페이서의 상기 제2 불순물의 농도는, 상기 에피택셜 패턴의 상기 제1 불순물의 농도보다 높은 반도체 장치
|
| 10 |
10
제 1항에 있어서,상기 에피택셜 패턴은 제1 불순물을 포함하고,상기 게이트 스페이서는 상기 제1 불순물과 다른 도전형의 제2 불순물을 포함하는 반도체 장치
|
| 11 |
11
기판;상기 기판 상의 제1 활성 패턴;상기 기판 상에, 상기 제1 활성 패턴을 둘러싸는 게이트 전극;상기 기판과 상기 제1 활성 패턴 사이에, 상기 게이트 전극의 적어도 일 측벽 상의 내측 스페이서; 및상기 제1 활성 패턴 및 상기 내측 스페이서와 접촉하는 에피택셜 패턴을 포함하고,상기 내측 스페이서는 반도체 물질층을 포함하는 반도체 장치
|
| 12 |
12
제 11항에 있어서,상기 게이트 전극에 인접하는 상기 내측 스페이서의 측벽은, 볼록한 모양을 갖는 반도체 장치
|
| 13 |
13
제 12항에 있어서,상기 게이트 전극에 인접하는 상기 내측 스페이서의 측벽은, 상기 제1 활성 패턴의 하면과 둔각을 이루는 반도체 장치
|
| 14 |
14
제 11항에 있어서,상기 제1 활성 패턴 상에, 상기 게이트 전극의 상기 적어도 일 측벽 상의 외측 스페이서를 더 포함하는 반도체 장치
|
| 15 |
15
제 14항에 있어서,상기 외측 스페이서는, 절연 물질층을 포함하는 반도체 장치
|
| 16 |
16
제1 영역 및 제2 영역을 포함하는 기판;상기 제1 영역 상에, 제1 방향으로 연장되는 제1 게이트 전극;상기 제1 게이트 전극의 적어도 일 측벽 상에, 제1 반도체 물질층을 포함하는 제1 게이트 스페이서;상기 제1 게이트 전극을 관통하고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 활성 패턴;상기 제1 게이트 스페이서 상의 제1 에피택셜 패턴;상기 제2 영역 상에, 제3 방향으로 연장되는 제2 게이트 전극;상기 제2 게이트 전극을 관통하고, 상기 제3 방향과 교차하는 제4 방향으로 연장되는 제2 활성 패턴; 및상기 제2 게이트 전극의 적어도 일 측벽 상의 제2 에피택셜 패턴을 포함하는 반도체 장치
|
| 17 |
17
제 16항에 있어서,상기 제2 게이트 전극과 상기 제2 에피택셜 패턴 사이에, 상기 제2 에피택셜 패턴과 접촉하는 게이트 절연막을 더 포함하고,상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴은 p형 불순물을 포함하는 반도체 장치
|
| 18 |
18
제 16항에 있어서,상기 제2 게이트 전극과 상기 제2 에피택셜 패턴 사이에, 상기 제2 에피택셜 패턴과 접촉하는 제2 게이트 스페이서를 더 포함하고,상기 제1 에피택셜 패턴 및 상기 제2 에피택셜 패턴은 n형 불순물을 포함하고,상기 제2 게이트 스페이서는 절연 물질층을 포함하는 반도체 장치
|
| 19 |
19
제 16항에 있어서,상기 제2 게이트 전극과 상기 제2 에피택셜 패턴 사이에, 상기 제2 에피택셜 패턴과 접촉하는 제2 게이트 스페이서를 더 포함하고,상기 제1 에피택셜 패턴은 p형 불순물을 포함하고,상기 제2 에피택셜 패턴은 n형 불순물을 포함하고,상기 제2 게이트 스페이서는 절연 물질층을 포함하는 반도체 장치
|
| 20 |
20
기판 상에, 교대로 적층되는 희생 패턴 및 활성 패턴을 포함하는 핀형 구조체를 형성하고,상기 희생 패턴의 측벽을 선택적으로 리세스하고,상기 활성 패턴의 측벽 및 리세스된 상기 희생 패턴의 측벽을 따라, 반도체 물질층을 포함하는 내측 스페이서막을 형성하고,상기 활성 패턴의 측벽 상의 상기 내측 스페이서막을 제거하여, 상기 희생 패턴의 측벽 상의 내측 스페이서를 형성하고,상기 내측 스페이서 및 상기 활성 패턴과 접촉하는 에피택셜 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법
|
