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기판 상에, 제1 방향으로 연장되는 게이트 전극;상기 기판 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 상기 게이트 전극을 관통하고, 게르마늄(Ge)을 포함하는 제1 활성 패턴;상기 게이트 전극의 측벽 상의 에피택셜 패턴;상기 제1 활성 패턴과 상기 게이트 전극 사이에, 제1 반도체 물질을 포함하는 제1 반도체 산화막; 및상기 게이트 전극과 상기 에피택셜 패턴 사이에, 제2 반도체 물질을 포함하는 제2 반도체 산화막을 포함하고,상기 제1 반도체 물질의 게르마늄(Ge) 농도는 상기 제1 활성 패턴의 게르마늄(Ge) 농도보다 작고,상기 제1 반도체 물질의 게르마늄(Ge) 농도와 상기 제2 반도체 물질의 게르마늄(Ge) 농도는 서로 다른 반도체 장치
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제 1항에 있어서,상기 제2 반도체 물질의 게르마늄(Ge) 농도는 상기 에피택셜 패턴의 게르마늄(Ge) 농도보다 작은 반도체 장치
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제 1항에 있어서,상기 제1 반도체 물질의 실리콘(Si) 농도는 상기 제1 활성 패턴의 실리콘(Si) 농도보다 큰 반도체 장치
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제 1항에 있어서,상기 제1 반도체 산화막으로부터 멀어짐에 따라, 상기 제1 활성 패턴의 게르마늄(Ge) 농도는 증가하는 반도체 장치
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제 1항에 있어서,상기 제1 반도체 산화막은 상기 제1 활성 패턴의 외면의 프로파일을 따라 연장되는 반도체 장치
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기판 상에, 상기 기판과 이격되고, 게르마늄(Ge)을 포함하는 제1 활성 패턴;상기 기판과 상기 제1 활성 패턴 사이의 제1 게이트 전극;상기 제1 활성 패턴의 측벽 및 상기 제1 게이트 전극의 측벽 상의 제1 에피택셜 패턴;상기 제1 활성 패턴과 상기 제1 게이트 전극 사이에, 제1 반도체 물질을 포함하는 제1 반도체 산화막; 및상기 제1 게이트 전극과 상기 제1 에피택셜 패턴 사이에, 제2 반도체 물질을 포함하는 제2 반도체 산화막을 포함하고,상기 제1 반도체 물질의 게르마늄(Ge) 농도는 상기 제1 활성 패턴의 게르마늄(Ge) 농도보다 작고,상기 제1 반도체 물질의 게르마늄(Ge) 농도와 상기 제2 반도체 물질의 게르마늄(Ge) 농도는 서로 다른 반도체 장치
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제 6항에 있어서,상기 기판 상에, 상기 게이트 전극의 양 측벽을 정의하는 게이트 스페이서를 더 포함하고,상기 제1 반도체 산화막의 적어도 일부는, 상기 게이트 스페이서 사이의 상기 제1 활성 패턴 내에 매립되는 반도체 장치
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제 6항에 있어서,상기 게이트 전극의 외면을 따라 연장되고, 상기 제1 반도체 산화막 및 상기 제2 반도체 산화막과 접촉하는 게이트 절연막을 더 포함하는 반도체 장치
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제 6항에 있어서,상기 제2 반도체 산화막의 적어도 일부는 상기 에피택셜 패턴 내에 매립되는 반도체 장치
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기판 상에, 교대로 적층되는 희생 패턴 및 게르마늄(Ge)을 포함하는 활성 패턴을 포함하는 핀형 구조체를 형성하고,상기 핀형 구조체의 측벽 상에, 에피택셜 패턴을 형성하고,상기 희생 패턴을 선택적으로 제거하고,상기 희생 패턴을 선택적으로 제거한 후에, 수소 처리 공정을 수행하고,상기 수소 처리 공정을 수행한 후에, 산화 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법
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