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저저항 콘택을 갖는 반도체 소자 및 이의 제조 방법

  • 기술번호 : KST2019033809
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 저저항 콘택을 갖는 반도체 소자 및 이의 제조 방법에 관한 것이다. 본 발명의 일 실시예에 반도체 소자는, 반도체 구조를 갖는 기판; 상기 반도체 구조 상에 형성된 셀레늄(Se)을 포함하는 층간 삽입막; 및 상기 층간 삽입막 상에 형성되어 전극을 제공하기 위한 금속 함유 도전막을 포함한다.
Int. CL H01L 21/12 (2006.01.01) H01L 21/10 (2006.01.01) H01L 29/18 (2006.01.01) H01L 21/02 (2006.01.01) H01L 21/324 (2017.01.01)
CPC H01L 21/12(2013.01) H01L 21/12(2013.01) H01L 21/12(2013.01) H01L 21/12(2013.01) H01L 21/12(2013.01) H01L 21/12(2013.01) H01L 21/12(2013.01)
출원번호/일자 1020160048275 (2016.04.20)
출원인 연세대학교 산학협력단
등록번호/일자 10-1790438-0000 (2017.10.19)
공개번호/일자
공고번호/일자 (20171121) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2016.04.20)
심사청구항수 12

출원인

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번호 이름 국적 주소
1 연세대학교 산학협력단 대한민국 서울특별시 서대문구

발명자

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번호 이름 국적 주소
1 고대홍 대한민국 경기도 고양시 일산서구
2 최정민 대한민국 경기도 수원시 영통구
3 신현수 대한민국 경상북도 울릉군
4 정미진 대한민국 서울특별시 영등포구
5 박세란 대한민국 서울특별시 은평구
6 김정훈 대한민국 서울특별시 서대문구

대리인

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번호 이름 국적 주소
1 김권석 대한민국 서울특별시 서초구 논현로**, B동 *층(양재동, 삼호물산빌딩)(아이피맥스특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 연세대학교 산학협력단 대한민국 서울특별시 서대문구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2016.04.20 수리 (Accepted) 1-1-2016-0380371-81
2 선행기술조사의뢰서
Request for Prior Art Search		 2016.12.02 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2017.02.07 발송처리완료 (Completion of Transmission) 9-6-2017-0019672-00
4 의견제출통지서
Notification of reason for refusal		 2017.02.08 발송처리완료 (Completion of Transmission) 9-5-2017-0098290-79
5 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2017.04.10 수리 (Accepted) 1-1-2017-0350067-03
6 보정요구서
Request for Amendment		 2017.04.18 발송처리완료 (Completion of Transmission) 1-5-2017-0052764-99
7 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2017.05.08 수리 (Accepted) 1-1-2017-0438704-19
8 [출원서등 보정]보정서(납부자번호)
[Amendment to Patent Application, etc.] Amendment(Payer number)		 2017.05.08 수리 (Accepted) 1-1-2017-0376274-45
9 보정요구서
Request for Amendment		 2017.05.17 발송처리완료 (Completion of Transmission) 1-5-2017-0066255-33
10 [출원서등 보정]보정서(납부자번호)
[Amendment to Patent Application, etc.] Amendment(Payer number)		 2017.06.08 수리 (Accepted) 1-1-2017-0466546-03
11 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2017.06.08 수리 (Accepted) 1-1-2017-0547729-84
12 보정요구서
Request for Amendment		 2017.06.19 발송처리완료 (Completion of Transmission) 1-5-2017-0082615-42
13 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2017.07.10 수리 (Accepted) 1-1-2017-0657807-49
14 [출원서등 보정]보정서(납부자번호)
[Amendment to Patent Application, etc.] Amendment(Payer number)		 2017.07.10 수리 (Accepted) 1-1-2017-0580540-71
15 보정요구서
Request for Amendment		 2017.07.18 발송처리완료 (Completion of Transmission) 1-5-2017-0098635-74
16 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2017.08.08 수리 (Accepted) 1-1-2017-0765778-68
17 [출원서등 보정]보정서(납부자번호)
[Amendment to Patent Application, etc.] Amendment(Payer number)		 2017.08.08 수리 (Accepted) 1-1-2017-0685194-50
18 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2017.08.08 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2017-0765786-23
19 등록결정서
Decision to grant		 2017.10.16 발송처리완료 (Completion of Transmission) 9-5-2017-0713181-16
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
불순물 원소를 포함하는 반도체 구조를 갖는 기판을 제공하는 단계;상기 반도체 구조 상에 셀레늄(Se)만으로 이루어진 층간 삽입막을 형성하는 단계;상기 층간 삽입막 상에 전극용 금속 함유 도전막을 형성하는 단계; 및상기 금속 함유 도전막이 형성된 상기 기판을 열처리하여, 상기 반도체 구조와 상기 금속 함유 도전막 사이의 금속 실리사이드화를 수행하는 단계를 포함하며, 상기 층간 삽입막은 상기 반도체 구조 내의 불순물 원소가 상기 전극용 금속 함유 도전막으로 확산되는 것을 방지하며, 상기 전극용 금속 함유 도전막의 상기 금속이 상기 층간 삽입막을 투과하여, 상기 층간 삽입막의 하부에 상기 금속 실리사이드화가 되도록 선택적 확산 장벽막으로 기능하는 반도체 소자의 제조 방법
2 2
제 1 항에 있어서, 상기 반도체 구조는 인 도핑된 실리콘 애피택셜층을 포함하는 반도체 소자의 제조 방법
3 3
제 1 항에 있어서, 상기 금속 함유 도전막은 티타늄을 포함하는 반도체 소자의 제조 방법
4 4
제 1 항에 있어서, 상기 반도체 구조와 상기 금속 함유 도전막 사이의 반응을 유도하기 위해 열처리를 수행하는 단계를 더 포함하는 반도체 소자의 제조 방법
5 5
실리콘을 포함하는 반도체 구조를 갖는 기판을 제공하는 단계;상기 반도체 구조 상에 셀레늄(Se)만으로 이루어진 층간 삽입막을 형성하는 단계; 상기 층간 삽입막 상에 전극을 제공하기 위해, 티타늄 함유 도전막을 형성하는 단계; 및상기 티타늄 함유 도전막이 형성된 상기 기판을 열처리하여, 상기 반도체 구조의 실리콘과 상기 티타늄 함유 도전막의 티타늄 사이의 실리사이드화를 수행하는 단계를 포함하며, 상기 층간 삽입막은 상기 반도체 구조 내의 상기 실리콘이 상기 티타늄 함유 도전막으로 확산되는 것을 방지하며, 상기 티타늄 함유 도전막의 상기 티타늄이 상기 층간 삽입막을 투과하여, 상기 층간 삽입막의 하부에 상기 티타늄 실리사이드화가 되도록 선택적 확산 장벽막으로 기능하는 반도체 소자의 제조 방법
6 6
삭제
7 7
제 5 항에 있어서, 상기 층간 삽입막의 산화 방지를 위해, 상기 층간 삽입막을 형성하는 단계와 상기 티타늄 함유 도전막을 형성하는 단계는 동일 진공 챔버 내에서 인시츄로 연속 수행되는 반도체 소자의 제조 방법
8 8
제 5 항에 있어서, 상기 반도체 구조는 인(P)이 인시츄 도핑된 실리콘 애피택셜층을 포함하는 반도체 소자의 제조 방법
9 9
실리콘을 포함하는 반도체 구조를 갖는 기판;상기 반도체 구조 상에 형성된 셀레늄(Se)만으로 이루어진 층간 삽입막; 상기 층간 삽입막 상에 형성되어 전극을 제공하기 위한 금속 함유 도전막; 및상기 층간 삽입막과 상기 반도체 구조의 계면에 형성된 금속 실리사이드층을 포함하며, 상기 층간 삽입막은 상기 반도체 구조 내의 상기 실리콘이 상기 금속 함유 도전막으로 확산되는 것을 방지하며, 상기 금속 함유 도전막의 상기 금속이 상기 층간 삽입막을 투과하여, 상기 층간 삽입막의 하부에 상기 금속 실리사이드층을 형성하도록 선택적 확산 장벽막으로 기능하는 반도체 소자
10 10
제 9 항에 있어서,상기 반도체 구조는 인(P) 도핑된 실리콘 애피택셜층을 포함하는 반도체 소자
11 11
제 9 항에 있어서,상기 층간 삽입막의 두께는 0 Å 초과 40 Å 이하의 범위 내인 반도체 소자
12 12
제 9 항에 있어서,상기 금속 함유 도전막은 티타늄을 포함하는 반도체 소자
13 13
삭제
14 14
제 9 항에 있어서,상기 반도체 구조는 트랜지스터의 소오스/드레인 영역 또는 다이오드의 캐소드/애노드 영역을 포함하는 반도체 소자
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.