| 1 |
1
리세스(recess) 영역을 갖는 베이스 기판 구조체를 준비하는 단계;상기 리세스 영역을 갖는 상기 베이스 기판 구조체 상에 물질막을 증착하여, 상기 리세스 영역을 채우는 단계; 및상기 물질막의 물질을 이온화시켜, 상기 리세스 영역 외의 상기 물질막을 제거하고, 상기 리세스 영역 내의 상기 물질막을 잔존시켜, 상기 리세스 영역 내에 물질막 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법
|
| 2 |
2
제1 항에 있어서, 상기 물질막의 상기 물질을 이온화시키는 단계는, 상기 물질막을 갖는 상기 베이스 기판 구조체를 전해질 내에 침지하는 단계;상기 물질막에 제1 전압을 인가하는 제1 제거 단계; 및상기 물질막에 상기 제1 전압보다 낮은 레벨의 제2 전압을 인가하는 제2 제거 단계를 포함하는 반도체 소자의 제조 방법
|
| 3 |
3
제2 항에 있어서, 상기 제1 전압이 인가된 직후(directly after), 상기 제2 전압이 인가되는 것을 포함하는 반도체 소자의 제조 방법
|
| 4 |
4
제2 항에 있어서, 상기 제1 제거 단계에서 상기 물질막의 상기 물질이 이온화되는 속도는, 상기 제2 제거 단계에서 상기 물질막의 상기 물질이 이온화되는 속도보다 빠른 것을 포함하는 반도체 소자의 제조 방법
|
| 5 |
5
제2 항에 있어서, 상기 제2 전압은 0
|
| 6 |
6
제2 항에 있어서, 상기 전해질은 인산(H3PO4)을 포함하고, 상기 인산의 농도는 50 wt% 이상인 것을 포함하는 반도체 소자의 제조 방법
|
| 7 |
7
제2 항에 있어서, 상기 인산의 농도가 낮아짐에 따라, 상기 물질의 이온화 속도가 빨라지는 것을 포함하는 반도체 소자의 제조 방법
|
| 8 |
8
제2 항에 있어서, 상기 물질막을 증착하기 전, 상기 베이스 기판 구조체 상에, 상기 리세스 영역의 내면을 따라, 베리어층을 형성하는 단계를 더 포함하되, 상기 전해질은, 상기 베리어층을 식각하는 베리어 식각액을 포함하는 반도체 소자의 제조 방법
|
| 9 |
9
제8 항에 있어서, 상기 베리어층은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN), 질화규소티타늄(TiSiN), 텅스텐(W), 질화텅스텐(WN), 질화탄탈륨(TaN), 및 질화규소탄탈륨(TaSiN) 중 어느 하나를 포함하는 반도체 소자의 제조 방법
|
| 10 |
10
제2 항에 있어서, 상기 전해질이 교반되는 동시에, 상기 물질막에 상기 제1 및 제2 전압이 인가되는 것을 포함하는 반도체 소자의 제조 방법
|
| 11 |
11
제1 항에 있어서, 상기 리세스 영역은 트렌치(Trench)이고, 상기 물질막 패턴은 금속 배선인 것을 포함하는 반도체 소자의 제조 방법
|
| 12 |
12
제1 항에 있어서, 상기 리세스 영역은 상기 베이스 기판을 관통하는 비아 홀(Via-hole)이고, 상기 물질막 패턴은 TSV(Through Silicon Via)인 것을 포함하는 반도체 소자의 제조 방법
|
| 13 |
13
제1 항에 있어서, 상기 물질막은 구리막을 포함하는 반도체 소자의 제조 방법
|
| 14 |
14
베이스 기판을 준비하는 단계;상기 베이스 기판 상에 물질막을 증착하는 단계; 상기 물질막이 증착된 상기 베이스 기판을 전해질 내에 침지하는 단계; 및상기 물질막에 제1 전압, 및 상기 제1 전압보다 낮은 레벨의 제2 전압을 연속적으로(sequentially) 인가하여, 상기 물질막의 물질을 이온화시켜, 상기 물질막의 적어도 일부분을 제거하는 단계를 포함하는 반도체 소자의 제조 방법
|
| 15 |
15
제14 항에 있어서, 제1 전압 구간에서 전압 증가에 따라서 상기 물질막의 제거 속도가 제1 기울기로 감소하는 제1 구간, 및 제2 전압 구간에서 전압 증가에 따라서 상기 물질막의 제거 속도가 제2 기울기로 증가하는 제2 구간이 제공되고, 상기 제2 구간의 상기 제2 기울기의 크기는, 상기 제1 구간의 상기 제1 기울기의 크기보다 크고, 상기 제1 전압은 상기 제2 전압 구간에서 선택되고, 상기 제2 전압은 상기 제1 전압 구간에서 선택되는 것을 포함하는 반도체 소자의 제조 방법
|
