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나노선 형성방법과 나노선이 형성되어 있는 적층구조물 및이를 이용한 수직형 반도체 소자와 인터커넥트 적층구조물제조방법과 수직형 반도체 소자와 인터커넥트 적층구조물

  • 기술번호 : KST2014047784
  • 담당센터 : 인천기술혁신센터
  • 전화번호 : 032-420-3580
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 나노선 형성방법과 나노선이 형성되어 있는 적층구조물 및 이를 이용한 수직형 반도체 소자와 인터커넥트 적층구조물 제조방법과 수직형 반도체 소자와 인터커넥트 적층구조물이 개시된다. 본 발명에 따른 나노선 형성방법은 기판 상에 금속 실리사이드(silicide) 또는 금속 저마노실리사이드(germano-silicide)로 이루어진 하부전극을 형성하고, 하부전극의 융점과 일정 범위 내에 있는 제1온도에서 소스가스를 기판 상에 공급하여 하부전극 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노점(nanodot)을 형성한다. 그리고 하부전극의 융점 및 제1온도보다 낮은 제2온도에서 소스가스를 공급하여 나노점과 하부전극 사이에 상기 기판과 수직한 나노선(nanowire)을 성장시킨다. 본 발명에 따르면, 접촉저항이 우수한 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극 상에 간단한 공정으로 하부전극과 결정방향이 동일한 나노선을 형성시킬 수 있어 별도의 하부전극이 필요하지 않게 된다. 그리고 나노선의 상부가 금속 실리사이드 또는 금속 저마노실리사이드로 이루어져 후속 금속 공정시 접촉저항을 위한 별도의 박막이 필요하지 않게 된다. 이러한 특성을 이용하면 고밀도로 집적된 수직형 반도체 소자를 간단한 공정으로 제조할 수 있다. 또한 비아 콘택홀을 채우는 인터커넥트 공정시 접촉저항을 개선시키기 위한 별도의 공정이 필요하지 않게 된다.
Int. CL H01L 21/02 (2006.01.01) H01L 29/06 (2006.01.01) H01L 21/8238 (2006.01.01) H01L 21/324 (2017.01.01) H01L 21/3205 (2006.01.01) H01L 21/3105 (2006.01.01) H01L 29/732 (2006.01.01) B82Y 10/00 (2017.01.01)
CPC H01L 21/02603(2013.01) H01L 21/02603(2013.01) H01L 21/02603(2013.01) H01L 21/02603(2013.01) H01L 21/02603(2013.01) H01L 21/02603(2013.01) H01L 21/02603(2013.01) H01L 21/02603(2013.01)
출원번호/일자 1020080022730 (2008.03.12)
출원인 한양대학교 산학협력단
등록번호/일자 10-0969205-0000 (2010.07.02)
공개번호/일자 10-2009-0097533 (2009.09.16) 문서열기
공고번호/일자 (20100709) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.03.12)
심사청구항수 45

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 이정호 대한민국 서울 도봉구
2 지상원 대한민국 경기 안산시 상록구
3 엄한돈 대한민국 서울 종로구
4 서홍석 대한민국 인천 부평구
5 박광태 대한민국 경기 성남시 수정구
6 정진영 대한민국 울산 북구

대리인

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번호 이름 국적 주소
1 송경근 대한민국 서울특별시 서초구 서초대로**길 ** (방배동) 기산빌딩 *층(엠앤케이홀딩스주식회사)

최종권리자

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번호 이름 국적 주소
1 한양대학교 에리카산학협력단 경기도 안산시 상록구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2008.03.12 수리 (Accepted) 1-1-2008-0178052-16
2 선행기술조사의뢰서
Request for Prior Art Search		 2009.08.26 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2009.09.15 수리 (Accepted) 9-1-2009-0051912-76
4 의견제출통지서
Notification of reason for refusal		 2009.12.30 발송처리완료 (Completion of Transmission) 9-5-2009-0535763-71
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2010.02.26 수리 (Accepted) 1-1-2010-0129302-57
6 등록결정서
Decision to grant		 2010.06.30 발송처리완료 (Completion of Transmission) 9-5-2010-0278860-19
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.06.05 수리 (Accepted) 4-1-2014-5068294-39
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.16 수리 (Accepted) 4-1-2015-5022074-70
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.05 수리 (Accepted) 4-1-2019-5155816-75
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.06 수리 (Accepted) 4-1-2019-5156285-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판 상에 금속 실리사이드(silicide) 또는 금속 저마노실리사이드(germano-silicide)로 이루어진 하부전극을 형성하는 단계; 상기 하부전극의 융점(melting point)과 일정 범위 내에 있는 제1온도에서 소스가스를 상기 하부전극 상에 공급하여 상기 하부전극 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노점(nanodot)을 형성하는 단계; 및 상기 하부전극의 융점 및 상기 제1온도보다 낮은 제2온도에서 상기 소스가스를 상기 하부전극 상에 공급하여 상기 나노점과 상기 하부전극 사이에 상기 기판과 수직한 나노선(nanowire)을 성장시키는 단계;를 포함하는 것을 특징으로 하는 나노선 형성방법
2 2
제1항에 있어서, 상기 금속 실리사이드로 이루어진 하부전극을 형성하는 단계는, 상기 기판은 실리콘 기판이고, 상기 기판 상에 금속층을 형성하는 단계; 및 상기 금속층이 형성된 기판을 열처리하여 에피택셜(epitaxial) 금속 실리사이드로 이루어진 하부전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 나노선 형성방법
3 3
제1항에 있어서, 상기 금속 저마노실리사이드로 이루어진 하부전극을 형성하는 단계는, 상기 기판 상에 실리콘-저머늄(SiGe) 에피층(epi layer)을 형성하는 단계; 상기 실리콘-저머늄 에피층 상에 금속층을 형성하는 단계; 및 상기 실리콘-저머늄 에피층과 금속층이 순차적으로 형성된 기판을 열처리하여 에피택셜 금속 저마노실리사이드로 이루어진 하부전극을 형성하는 단계;를 포함하는 것을 특징으로 하는 나노선 형성방법
4 4
제2항 또는 제3항에 있어서, 상기 금속층은 니켈(Ni), 코발트(Co) 및 티타늄(Ti) 중 어느 하나로 이루어진 것을 특징으로 하는 나노선 형성방법
5 5
제2항 또는 제3항에 있어서, 상기 금속층은 1 내지 200nm의 범위에서 설정된 두께로 형성되는 것을 특징으로 하는 나노선 형성방법
6 6
제2항 또는 제3항에 있어서, 상기 나노점 및 상기 나노선은 상기 하부전극의 결정방향을 따라 성장하는 것을 특징으로 하는 나노선 형성방법
7 7
제1항에 있어서, 상기 소스가스는 실리콘을 함유하는 가스이고, 상기 나노선은 실리콘으로 형성되는 것을 특징으로 하는 나노선 형성방법
8 8
제7항에 있어서, 상기 실리콘을 함유하는 가스는 SiCl4, SiH4 및 Si2H6 중에서 선택된 1종 이상의 가스인 것을 특징으로 하는 나노선 형성방법
9 9
제1항에 있어서, 상기 소스가스는 실리콘을 함유하는 가스와 저머늄을 함유하는 가스의 혼합가스이고, 상기 나노선은 실리콘-저머늄으로 형성되는 것을 특징으로 하는 나노선 형성방법
10 10
제9항에 있어서, 상기 실리콘을 함유하는 가스는 SiCl4, SiH4 및 Si2H6 중에서 선택된 1종 이상의 가스이고, 상기 저머늄을 함유하는 가스는 GeCl4 및 GeH4 중에서 선택된 1종 이상의 가스인 것을 특징으로 하는 나노선 형성방법
11 11
제1항에 있어서, 상기 하부전극 형성단계, 상기 나노점 형성단계 및 상기 나노선 형성단계는 수소 분위기에서 수행되는 것을 특징으로 하는 나노선 형성방법
12 12
제1항에 있어서, 상기 하부전극을 형성하는 단계와 상기 나노점을 형성하는 단계 사이에, 상기 하부전극 상에 상기 기판에 수직한 나노 기공이 다수 형성된 나노템플레이트를 형성하는 단계;를 더 포함하고, 상기 나노점은 상기 나노 기공 내부의 상기 하부전극 상에 형성되는 것을 특징으로 하는 나노선 형성방법
13 13
제12항에 있어서, 상기 나노템플레이트를 형성하는 단계는, 상기 하부전극 상에 양극층을 형성하는 단계; 상기 양극층이 형성된 기판을 전해질 용액에 담그는 단계; 상기 양극층이 양극산화되도록 상기 기판에 전압을 인가하여 상기 기판에 수직한 나노 기공이 다수 형성된 나노템플레이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 나노선 형성방법
14 14
제13항에 있어서, 상기 양극층은 알루미늄(Al)으로 형성되는 것을 특징으로 하는 나노선 형성방법
15 15
제12항에 있어서, 상기 나노선을 성장시키는 단계 이후에, 상기 나노템플레이트를 제거하는 단계;를 더 포함하는 것을 특징으로 하는 나노선 형성방법
16 16
제1항에 있어서, 상기 나노선을 성장시키는 단계 이후에, 상기 나노선이 형성된 기판을 열처리하여 상기 하부전극과 상기 나노점에 존재하는 금속의 확산을 통해 상기 나노선과 상기 하부전극 사이의 계면과 상기 나노선과 상기 나노점 사이의 계면을 상기 나노선 방향으로 각각 이동시키는 단계;를 더 포함하는 것을 특징으로 하는 나노선 형성방법
17 17
제1항에 있어서, 상기 나노선을 성장시키는 단계 이후에, 상기 나노선이 형성된 기판을 열처리하여 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 나노선 형성방법
18 18
제16항 또는 제17항에 있어서, 상기 열처리는 수소 분위기에서 수행되는 것을 특징으로 하는 나노선 형성방법
19 19
기판; 상기 기판 상에 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극; 상기 하부전극 상에 상기 기판과 수직하게 형성된 반도체 나노선; 및 상기 반도체 나노선의 상단부에 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 상부 팁;을 포함하는 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물
20 20
제19항에 있어서, 상기 하부전극은 에피층으로 이루어진 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물
21 21
제20항에 있어서, 상기 반도체 나노선은 상기 하부전극의 결정방향에 따라 형성된 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물
22 22
제19항에 있어서, 상기 반도체 나노선은 상기 하부전극 상에 기판에 수직한 나노 기공이 다수 형성된 나노템플레이트를 형성하고, 상기 나노템플레이트의 나노 기공 내부에 반도체 물질을 성장시켜 형성된 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물
23 23
제19항에 있어서, 상기 반도체 물질은 실리콘 또는 실리콘-저머늄인 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물
24 24
제19항에 있어서, 상기 금속은 니켈, 코발트 및 티타늄 중 어느 하나인 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물
25 25
제19항에 있어서, 상기 상부 팁은 퍼셋(facet)이 발달한 형상이며, 상기 나노선의 직경보다 더 크게 형성된 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물
26 26
기판; 상기 기판 상에 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극; 및 상기 하부전극 상에 상기 기판과 수직하게 상기 하부전극과 일체로 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선;을 포함하는 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물
27 27
제26항에 있어서, 상기 하부전극과 상기 나노선은 상기 기판의 결정방향에 따라 형성된 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물
28 28
제26항에 있어서, 상기 금속은 니켈, 코발트 및 티타늄 중 어느 하나인 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물
29 29
제26항에 있어서, 상기 나노선의 상단부는 퍼셋이 발달한 형상이며, 상기 나노선의 중앙부의 직경보다 더 크게 형성된 것을 특징으로 하는 나노선이 형성되어 있는 적층구조물
30 30
기판 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극을 형성하는 단계; 상기 하부전극의 융점과 일정 범위 내에 있는 제1온도에서 소스가스를 상기 하부전극 상에 공급하여 상기 하부전극 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노점을 형성하는 단계; 상기 하부전극의 융점 및 상기 제1온도보다 낮은 제2온도에서 상기 소스가스를 상기 하부전극 상에 공급하여 상기 나노점과 상기 하부전극 사이에 상기 기판에 수직한 반도체 나노선을 성장시키는 단계; 상기 반도체 나노선의 표면을 감싸도록 게이트 절연막을 형성하는 단계; 및 상기 하부전극 상의 상기 반도체 나노선 사이의 영역에 제1층간 절연막, 도전성 박막 및 제2층간 절연막을 순차적으로 형성하여, 게이트 전극, 소스 및 드레인을 형성하는 단계;를 포함하는 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자의 제조방법
31 31
제30항에 있어서, 상기 하부전극을 형성하는 단계와 상기 나노점을 형성하는 단계 사이에, 상기 하부전극 상에 상기 기판에 수직한 나노 기공이 다수 형성된 나노템플레이트를 형성하는 단계;를 더 포함하고, 상기 반도체 나노선을 성장시키는 단계와 상기 게이트 절연막을 형성하는 단계 사이에, 상기 나노템플레이트를 제거하는 단계;를 더 포함하며, 상기 나노점은 상기 하부전극 상의 상기 나노 기공 내부에 형성되는 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자의 제조방법
32 32
제30항에 있어서, 상기 반도체 나노선을 성장시키는 단계 이후에, 상기 반도체 나노선이 형성된 기판을 열처리하여 상기 하부전극과 상기 나노점에 존재하는 금속의 확산을 통해 상기 반도체 나노선과 상기 하부전극 사이의 계면과 상기 반도체 나노선과 상기 나노점 사이의 계면을 상기 반도체 나노선 방향으로 각각 이동시키는 단계;를 더 포함하는 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자의 제조방법
33 33
제30항에 있어서, 상기 게이트 전극, 소스 및 드레인을 형성하는 단계는, 상기 하부전극 상에 상기 게이트 절연막이 형성된 반도체 나노선의 하단부를 감싸도록 불순물로 도핑된 제1층간 절연막을 형성하는 단계; 상기 제1층간 절연막 상에 상기 게이트 절연막이 형성된 반도체 나노선의 중앙부분을 감싸도록 도전성 박막을 형성하는 단계; 상기 도전성 박막 상에 상기 게이트 절연막이 형성된 반도체 나노선의 상단부를 감싸도록 불순물로 도핑된 제2층간 절연막을 형성하는 단계; 및 상기 제1층간 절연막 및 상기 제2층간 절연막에 도핑된 불순물이 상기 반도체 나노선으로 확산되도록 열처리하는 단계;를 더 포함하는 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자의 제조방법
34 34
제33항에 있어서, 상기 제1층간 절연막을 형성하는 단계와 상기 도전성 박막을 형성하는 단계의 사이에, 제1절연막 스페이스를 형성하는 단계;를 더 포함하고, 상기 도전성 박막을 형성하는 단계와 상기 제2층간 절연막을 형성하는 단계의 사이에, 제2절연막 스페이스를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자의 제조방법
35 35
제33항에 있어서, 상기 제2층간 절연막은 상기 반도체 나노선의 상단부 및 상기 나노점을 함께 덮도록 형성하며, 상기 열처리하는 단계 이후에, 화학적 기계적 연마(chemical mechanical polishing)를 통해 상기 나노점이 표면에 노출되도록 평탄화하는 단계; 및 상기 나노점과 상기 제2층간 절연막을 함께 덮도록 상기 나노점과 상기 제2층간 절연막 상에 금속 배선을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자의 제조방법
36 36
기판; 상기 기판 상에 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극; 상기 하부전극 상에 상기 기판과 수직하게 형성된 반도체 나노선; 상기 반도체 나노선의 상단부에 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 상부 팁; 상기 반도체 나노선의 표면을 감싸도록 형성된 게이트 절연막; 상기 하부전극 상에 상기 게이트 절연막이 형성된 반도체 나노선의 하단부를 감싸도록 형성된 제1층간 절연막; 상기 제1층간 절연막 상에 상기 게이트 절연막이 형성된 반도체 나노선의 중앙부를 감싸도록 형성된 도전성 박막; 및 상기 도전성 박막 상에 상기 게이트 절연막이 형성된 반도체 나노선의 상단부를 감싸도록 형성된 제2층간 절연막;을 포함하는 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자
37 37
제36항에 있어서, 상기 반도체 나노선은 상기 하부전극 상에 기판에 수직한 나노 기공이 다수 형성된 나노템플레이트를 형성하고, 상기 나노템플레이트의 나노 기공 내부에 반도체 물질을 성장시켜 형성된 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자
38 38
제36항에 있어서, 상기 하부전극과 상기 반도체 나노선은 상기 기판의 결정방향을 따라 형성된 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자
39 39
제36항에 있어서, 상기 금속은 니켈, 코발트 및 티타늄 중 어느 하나인 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자
40 40
제36항에 있어서, 상기 제2층간 절연막은 상기 게이트 절연막이 형성된 반도체 나노선의 상단부 둘레와 상기 상부 팁의 둘레를 함께 감싸도록 형성되며, 상기 제2층간 절연막과 상기 상부 팁 상에 상기 제2층간 절연막과 상기 상부 팁을 함께 덮도록 형성된 금속 배선;을 더 포함하는 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자
41 41
제36항에 있어서, 상기 제1층간 절연막과 상기 도전성 박막 사이에 형성된 제1절연막 스페이스; 및 상기 도전성 박막과 상기 제2층간 절연막 사이에 형성된 제2절연막 스페이스;를 더 포함하는 것을 특징으로 하는 나노선을 이용한 수직형 반도체 소자
42 42
기판 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극을 형성하는 단계; 상기 하부전극 상에 절연막을 형성하고 패터닝하여 비아(via) 콘택홀(contact hole)을 형성하는 단계; 상기 하부전극의 융점과 일정 범위 내에 있는 제1온도에서 소스가스를 상기 하부전극 상에 공급하여 상기 비아 콘택홀 내부의 상기 하부전극 상에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노점을 형성하는 단계; 상기 하부전극의 융점 및 상기 제1온도보다 낮은 제2온도에서 상기 소스가스를 상기 하부전극 상에 공급하여 상기 나노점과 상기 하부전극 사이에 상기 기판과 수직한 나노선을 성장시키는 단계; 상기 나노선이 형성된 기판을 열처리하여 상기 비아 콘택홀 내부에 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선을 형성하는 단계; 및 상기 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선과 상기 패터닝된 절연막 상에 금속 배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 나노선을 이용한 인터커넥트 적층구조물 제조방법
43 43
기판; 상기 기판 상에 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 하부전극; 상기 기판 상에 형성되고, 비아 콘택홀이 패터닝 되어 있는 절연막; 상기 비아 콘택홀 내부의 상기 하부전극 상에 상기 기판과 수직하게 상기 하부전극과 일체로 형성되며, 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선; 및 상기 절연막과 상기 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선 상에 상기 절연막과 상기 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선을 함께 덮도록 형성된 금속 배선;을 포함하는 것을 특징으로 하는 나노선을 이용한 인터커넥트 적층구조물
44 44
제43항에 있어서, 상기 하부전극 및 상기 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선은 상기 기판의 결정방향을 따라 형성된 것을 특징으로 하는 나노선을 이용한 인터커넥트 적층구조물
45 45
제43항에 있어서, 상기 하부전극 및 상기 금속 실리사이드 또는 금속 저마노실리사이드로 이루어진 나노선에 함유된 금속은 니켈, 코발트 및 티타늄 중 어느 하나인 것을 특징으로 하는 나노선을 이용한 인터커넥트 적층구조물
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1 한국과학재단 한양대학교 산학협력단 특정기초연구사업 기판수직형 나노선을 이용한 FET(Field Effect Transistor)개념의 바이오센서 개발