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기판에 증착된 버퍼층(buffer layer)의 상면에 형성되는 MOS(metal oxide semiconductor) 커패시터에 있어서,상기 버퍼층의 상면에 형성되는 반도체층;상기 반도체층의 상면에 형성되는 패시베이션층(passivation layer);상기 반도체층 및 상기 패시베이션층으로 이루어진 결합체의 제1 측면(lateral side)에 형성되는 게이트 절연체(gate insulator);상기 게이트 절연체를 기준으로, 상기 결합체와 대향하도록 형성되는 게이트 전극; 및상기 결합체의 제2 측면 - 상기 제2 측면은 상기 제1 측면에 대향하는 면임 - 에 형성되는 오믹(ohmic) 전극을 포함하는, MOS 커패시터
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제1항에 있어서,상기 반도체층은 n형 반도체 또는 p형 반도체 중 어느 하나인, MOS 커패시터
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제1항에 있어서,상기 패시베이션층의 폭(width) 및 길이(length)는 각각 상기 반도체층의 폭 및 길이보다 크거나 같은, MOS 커패시터
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제1항에 있어서,상기 게이트 절연체의 두께는 상기 반도체층 및 상기 패시베이션층의 총 두께보다 크거나 같은, MOS 커패시터
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제1항에 있어서,상기 게이트 전극 및 상기 오믹 전극의 두께는 상기 게이트 절연체의 두께보다 크거나 같은, MOS 커패시터
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기판에 증착된 버퍼층(buffer layer)의 상면에 형성되는 쇼트키 다이오드(Schottky diode)에 있어서,상기 버퍼층의 상면에 형성되는 반도체층;상기 반도체층의 상면에 형성되는 패시베이션층(passivation layer);상기 반도체층 및 상기 패시베이션층으로 이루어진 결합체의 제1 측면(lateral side)에 형성되는 쇼트키 전극; 및상기 결합체의 제2 측면 - 상기 제2 측면은 상기 제1 측면에 대향하는 면임 - 에 형성되는 오믹(ohmic) 전극을 포함하는, 쇼트키 다이오드
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제6항에 있어서,상기 반도체층은 n형 반도체 또는 p형 반도체 중 어느 하나인, 쇼트키 다이오드
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제6항에 있어서,상기 쇼트키 전극 및 상기 오믹 전극의 두께는 상기 반도체층의 두께보다 크거나 같은, 쇼트키 다이오드
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9
기판에 증착된 버퍼층(buffer layer)의 상면에 형성되는 pn 접합 다이오드(pn junction diode)에 있어서,상기 버퍼층의 상면에 형성되는 제1 반도체층;상기 제1 반도체층의 제1 측면(lateral side)에 형성되는 제2 반도체층;상기 제1 반도체층 및 상기 제2 반도체층의 상면에 형성되는 패시베이션층(passivation layer);상기 제2 반도체층을 기준으로, 상기 제1 반도체층과 대향하도록 형성되는 제1 오믹(ohmic) 전극; 및상기 제1 반도체층의 제2 측면 - 상기 제2 측면은 상기 제1 측면에 대향하는 면임 - 에 형성되는 제2 오믹 전극을 포함하는, pn 접합 다이오드
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제9항에 있어서,상기 제1 반도체층은 n형 반도체이고, 상기 제2 반도체층은 p형 반도체인, pn 접합 다이오드
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제9항에 있어서,상기 제1 반도체층은 p형 반도체이고, 상기 제2 반도체층은 n형 반도체인, pn 접합 다이오드
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제9항에 있어서,상기 제2 반도체층의 두께는 상기 제1 반도체층의 두께와 동일한, pn 접합 다이오드
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제9항에 있어서,상기 제1 오믹 전극의 두께는 상기 제2 반도체층의 두께보다 크거나 같고, 상기 제2 오믹 전극의 두께는 상기 제1 반도체층의 두께보다 크거나 같은, pn 접합 다이오드
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기판에 증착된 버퍼층(buffer layer)의 상면에 형성되는 트랜지스터(transistor)에 있어서,상기 버퍼층의 상면에 형성되는 반도체층;상기 반도체층의 상면에 형성되는 패시베이션층(passivation layer);상기 반도체층 및 상기 패시베이션층으로 이루어진 결합체의 제1 측면(lateral side)에 형성되는 소스(source);상기 결합체의 제2 측면 - 상기 제2 측면은 상기 제1 측면에 대향하는 면임 - 에 형성되는 드레인(drain);상기 결합체의 제3 측면에 형성되는 제1 게이트 절연체(gate insulator); 및상기 제1 게이트 절연체를 기준으로, 상기 결합체와 대향하도록 형성되는 제1 게이트 전극을 포함하는, 트랜지스터
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15
제14항에 있어서,상기 반도체층은 n형 반도체 또는 p형 반도체 중 어느 하나인, 트랜지스터
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제14항에 있어서,상기 제1 게이트 절연체의 길이는 상기 반도체층의 길이보다 크거나 같은, 트랜지스터
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제14항에 있어서,상기 결합체의 제4 측면 - 상기 제4 측면은 상기 제3 측면에 대향하는 면임 - 에 형성되는 제2 게이트 절연체; 및상기 제2 게이트 절연체를 기준으로, 상기 결합체와 대향하도록 형성되는 제2 게이트 전극을 더 포함하는, 트랜지스터
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제1항 내지 제17항 중 어느 한 항에 있어서,상기 MOS 커패시터, 상기 쇼트키 다이오드, 상기 pn 접합 다이오드, 및 상기 트랜지스터 중 어느 하나가, 상하부 반도체 소자간의 전기적 영향성을 감소시키는, 로우-k(low-k) 물질을 이용하여 다중 스택된(multi-stacked), 반도체 소자
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