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데이터 입력 신호를 입력으로 하며 전원 단자 및 제3노드 간에 접속되는 제1PMOS 트랜지스터와, 상기 데이터 입력 신호를 입력으로 하며 제4노드 및 접지 단자간에 접속되는 제1NMOS 트랜지스터와, 클럭신호를 입력으로 하며 제3노드 및 제2노드 간에 접속되는 제3PMOS 트랜지스터와, 상기 클럭 신호를 입력으로 하며 상기 제2노드 및 상기 제4노드 간에 접속되는 제3NMOS 트랜지스터와, 인버팅 된 클럭 신호를 입력으로 하며 상기 제3노드 및 제1노드 간에 접속되는 제2PMOS 트랜지스터와, 상기 인버팅 된 클럭 신호를 입력으로 하며 상기 제4노드 및 상기 제1노드간에 접속되는 제2NMOS 트랜지스터와, 상기 제2노드를 입력으로 하며 상기 전원 단자 및 제5노드 간에 접속되는 제5PMOS 트랜지스터와, 상기 제2노드를 입력으로 하며 상기 접지 단자 및 제6노드 간에 접속되는 제5NMOS 트랜지스터와, 상기 제1노드를 입력으로 하며 상기 제5노드 및 출력 단자간에 접속되는 제4PMOS 트랜지스터와, 상기 제1노드를 입력으로 하며 상기 제6노드 및 출력 단자간에 접속되는 제4NMOS 트랜지스터로 구성된 것을 특징으로 하는 동적 디형 듀얼 모서리 트리거 플립플롭 회로
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데이터 입력 신호를 입력으로 하며 전원 단자 및 제3노드 간에 접속되는 제1PMOS 트랜지스터와, 상기 데이터 입력 신호를 입력으로 하며 제4노드 및 접지 단자간에 접속되는 제1NMOS 트랜지스터와, 클럭 신호를 입력으로 하며 상기 제3노드 및 제2노드 간에 접속되는 제3PMOS 트랜지스터와, 상기 클럭 신호를 입력으로 하며 상기 제2노드 및 상기 제4노드 간에 접속되는 제3NMOS 트랜지스터와, 인버팅 된 클럭 신호를 입력으로 하며 상기 제3노드 및 제1노드 간에 접속되는 제2PMOS 트랜지스터와, 상기 인버팅 된 클럭 신호를 입력으로 하며 상기 제4노드 및 상기 제1노드간에 접속되는 제2NMOS 트랜지스터와, 상기 제2노드를 입력으로 하며 상기 전원 단자 및 제5노드 간에 접속되는 제5노드 간에 접속되는 제5PMOS 트랜지스터와, 상기 제2노드를 입력으로 하며 상기 접지 단자 및 제6노드 간에 접속되는 제5NMOS 트랜지스터와, 상기 제1노드를 입력으로 하며 상기 제5노드 및 출력 단자간에 접속되는 제4PMOS 트랜지스터와, 상기 제1노드를 입력으로 하며 상기 제6노드 및 출력 단자간에 접속되는 제4NMOS 트랜지스터와, 상기 제1노드 및 접지 단자 간에 접속되는 제1커패시터와, 상기 제2노드 및 접지 단자 간에 접속되는 제2커패시터로 구성된 것을 특징으로 하는 동적 디형 듀얼 모서리 트리거 플립플롭 회로
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