다수개의 서로 다른 위상을 갖는 클럭을 발생하는 클럭발생부를 구비한 데이타 리타이밍 회로에 있어서, 외부로부터 입력되는 데이타의 상승 및 하강 타임을 클럭 위상차이의 소정 배수로 크게 하여 입력하는 제1 지연수단과; 상기 클럭발생부에서 발생된 위상이 각기 다른 클럭 수에 상응하게 연결되어 그 클럭에 따라 상기 입력된 데이타를 래칭하는 제1 데이타 래치수단과; 상기 입력된 데이타 신호의 반주기 만큼 지연시키는 제2 지연수단과; 상기 제1 데이타 래치수단에 래칭된 데이타의 논리 신호 상태를 아날로그적으로 결정하는 데이타 래치 상태 결정수단과; 상기 입력된 다수개의 클럭과 상기 데이타 래치 상태 결정수단에서 출력된 데이타 상태신호를 논리적으로 비교하여 하나의 리타이밍 클럭신호를 선택하는 클럭 선택수단; 그리고 상기 제2 지연수단을 통해 지연된 데이타를 상기 리타이밍 클럭신호에 따라 래칭하여 리타이밍시키는 제2 데이타 래치수단으로 구성된 것을 특징으로 하는 데이타 리타이밍 회로

제1항에 있어서, 상기 제1 지연수단은 저항과 캐패시터를 사용한 것을 특징으로 하는 데이타 리타이밍 회로

제1항에 있어서, 상기 제2 지연수단은 일레스틱 버퍼를 사용한 것을 특징으로 하는 데이타 리타이밍 회로

제1항에 있어서, 상기 제1 데이타 래치수단은 D-플립플롭을 사용한 것을 특징으로 하는 데이타 리타이밍 회로

제1항에 있어서, 상기 데이타 래치 상태 결정수단은 상기 제1 데이타 래치수단으로 부터 출력된 데이타 신호를 저항(Rf)과 캐패시터(Cf)로 저역통과시키는 저역통과필터와; 외부로부터 공급된 전압을 두개의 저항을 통해 분배하여 기준전압을 발생하는 전압분배기와; 그리고 상기 저역통과필터에서 출력된 전압과 상기 전압분배기에서 출력된 기준전압을 비교하여 상기 제1 데이타 래치 수단의 래치상태를 출력하는 비교기로 구성된 것을 특징으로 하는 데이타 리타이밍 회로

제1항에 있어서, 상기 클럭선택수단은 상기 데이타 래치 상태 결정수단으로부터 출력된 각 신호와 상기 입력된 각 클럭 수를 하나로 하여 NAND 게이트, AND 게이트, 및 버퍼로 각각 구성된 제1 논리연산부 및 제2 논리연산부와; 및 상기 제1 논리연산부와 제2 논리연산부로부터 각각 출력된 신호를 다시 NAND 게이트에 의해 낸딩(NAND)하여 그 선택된 클럭을 하나의 버퍼를 통해 출력하는 제3 논리연산부로 구성된 것을 특징으로 하는 데이타 리타이밍 회로