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신경 신호와 아티팩트가 중첩되어 입력된 신호의 크기에 따라 적응적으로 이득(gain)을 조절하여 차동 신호로 출력하는 증폭기 부(amplifier unit); 및 상기 증폭기 부의 출력 신호를 제공받고, 상기 출력 신호의 레벨에 상응하는 레벨 코드를 출력하는 제1 ADC와, 상기 차동 신호의 차이를 누적하여 형성된 전압차를 비교하여 출력하는 제2 ADC 및상기 제2 ADC의 출력에 따라 상기 레벨 코드를 증감하여 상기 입력된 신호에 상응하는 디지털 코드를 출력하는 로직 회로부를 포함하는 아날로그 디지털 변환기를 포함하고, 상기 증폭기부는 상기 레벨 코드로부터 상기 증폭기부의 이득을 조절하는 신경 신호 검출 회로
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제1항에 있어서, 상기 증폭기부는,차동적으로 증폭된 상기 입력 신호를 입력받고, 입력을 증폭하여 차동 신호로 출력하는 차동 증폭기;상기 차동 증폭기의 차동 입력과 상기 차동 출력을 연결하는 궤환 경로(feedback path)에 각각 위치하여 제어 가능한 등가 커패시턴스를 가지는 커패시터 뱅크 및 상기 레벨 코드를 제공받고 상기 레벨 코드에 상응하도록 상기 등가 커패시턴스를 제어하는 이득 조절 코드를 형성하는 이득 조절부를 포함하는 신경 신호 검출 회로
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제1항에 있어서, 상기 제2 ADC는, 서로 차동 신호를 이루는 제1 신호와 제2 신호의 차이를 누적하는 제1 적분기와, 상기 제1 적분기와 종속 접속되어 상기 제1 적분기의 출력을 누적하는 제2 적분기와, 상기 제1 적분기의 누적 결과를 피드 포워드하는 아날로그 멀티플라이어 및 상기 제1 적분기의 누적 결과와, 상기 제2 적분기의 누적 결과 및 피드 포워드된 상기 제1 적분기의 누적 결과의 크기를 상호 비교한 결과를 출력하는 신경 신호 검출 회로
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제1항에 있어서, 상기 제2 ADC는 상기 신호에 상응하는 디지털 코드를 제공받고, 상기 차동 신호 차이의 크기를 제어하는 차동 신호 크기 차이 조절 회로를 포함하는 신경 신호 검출 회로
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제4항에 있어서, 차동 신호 크기 차이 제어 회로는 서로 상보적으로 동작하는 제1 커패시터 뱅크(capacitor bank)와 제2 커패시터 뱅크를 포함하고, 상기 제1 커패시터 뱅크 및 상기 제2 커패시터 뱅크는 복수의 커패시터들과, 상기 복수의 커패시터들의 제1 전극에 연결되고, 상기 차동 신호를 이루는 각 신호가 제공되는 제1 노드와 상기 복수의 커패시터들의 제2 전극에 각각 연결되고, 상기 디지털 코드에 상응하여 상기 제2 노드를 접지 전압 또는 부스트 전압에 연결하는 스위치를 포함하는 신경 신호 검출 회로
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제1항에 있어서, 상기 로직 회로부는, 상기 레벨 코드와 상기 비교 결과 코드를 제공받고, 상기 비교 결과 코드에 따라 상기 레벨 코드를 두 단계 증가하거나, 한 단계 감소시켜 상기 입력된 뇌신경 신호에 상응하는 디지털 코드를 출력하는 조합 회로(combiner)를 포함하는 신경 신호 검출 회로
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제6항에 있어서, 상기 로직 회로부는, 상기 조합 회로의 출력을 목적하는 해상도에 맞추어 트렁케이션 하는 비트 버림부(truncation unit)를 더 포함하는 신경 신호 검출 회로
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제3항에 있어서, 상기 뇌 신경 신호 기록 장치는, 상기 레벨 코드로부터 시간당 상기 입력 신호의 증가량이 기준값보다 큰 경우에 상기 비교기에 제공되는 클록 신호의 주파수를 증가시키는 적응적 클록 생성기를 더 포함하는 신경 검출 회로
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제1 신호와, 상기 제1 신호에 비하여 진폭이 큰 제2 신호가 중첩되어 입력된 신호의 크기에 따라 적응적으로 이득(gain)을 조절하여 차동 신호로 출력하는 증폭기 부(amplifier unit); 및 상기 증폭기 부의 출력 신호 레벨에 상응하는 레벨 코드로 변환하는 제1 ADC(coarse ADC)와, 상기 차동 신호의 차이를 누적하여 형성된 전압차를 비교하여 출력하는 제2 ADC 및상기 제2 ADC의 출력에 따라 상기 기준 코드를 증감하여 상기 입력된 신호에 상응하는 디지털 코드를 출력하는 로직 회로부를 포함하는 아날로그 디지털 변환기를 포함하고, 상기 증폭기부는 상기 기준 코드로부터 상기 증폭기부의 이득을 조절하는 신호 검출 회로
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제9항에 있어서, 상기 증폭기부는,차동적으로 증폭된 상기 입력 신호를 제공받고, 입력을 증폭하여 차동 신호로 출력하는 차동 증폭기;상기 차동 증폭기의 차동 입력과 상기 차동 출력을 연결하는 궤환 경로(feedback path)에 각각 위치하여 제어 가능한 등가 커패시턴스를 가지는 커패시터 뱅크 및 상기 제1 코드를 제공받고 상기 제1 코드에 상응하도록 상기 등가 커패시턴스를 제어하는 이득 조절 코드를 형성하는 게인 조절부를 포함하는 신호 검출 회로
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11
제9항에 있어서, 상기 제2 ADC는, 반전 관계로 상기 차동 신호를 이루는 제1 신호와 제2 신호의 차이를 누적하는 제1 적분기와, 상기 제1 적분기와 종속 접속되어 상기 제1 적분기의 출력을 누적하는 제2 적분기와, 상기 제1 적분기의 누적 결과를 피드 포워드하는 아날로그 멀티플라이어 및 상기 제1 적분기의 누적 결과와, 상기 제2 적분기의 누적 결과 및 피드 포워드된 상기 제1 적분기의 누적 결과의 크기를 상호 비교한 결과를 출력하는 신호 검출 회로
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제9항에 있어서, 상기 제2 ADC는 상기 신호에 상응하는 디지털 코드를 제공받고, 상기 차동 신호 차이의 크기를 제어하는 차동 신호 크기 차이 조절 회로를 포함하는 신호 검출 회로
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제12항에 있어서, 차동 신호 크기 차이 제어 회로는 서로 상보적으로 동작하는 제1 커패시터 뱅크(capacitor bank)와 제2 커패시터 뱅크를 포함하고, 상기 제1 커패시터 뱅크 및 상기 제2 커패시터 뱅크는 복수의 커패시터들과, 상기 복수의 커패시터들의 제1 전극에 연결되고, 상기 차동 신호를 이루는 각 신호가 제공되는 제1 노드와 상기 복수의 커패시터들의 제2 전극에 각각 연결되고, 상기 디지털 코드에 상응하여 상기 제2 노드를 접지 전압 또는 부스트 전압에 연결하는 스위치를 포함하는 신호 검출 회로
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제9항에 있어서, 상기 로직 회로부는, 상기 레벨 코드와 상기 비교 결과 코드를 제공받고, 상기 비교 결과 코드에 따라 상기 레벨 코드를 두 단계 증가하거나, 한 단계 감소시켜 상기 입력된 신호에 상응하는 디지털 코드를 출력하는 조합 회로(combiner)를 포함하는 신호 검출 회로
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제14항에 있어서, 상기 로직 회로부는, 상기 조합 회로의 출력을 목적하는 해상도에 맞추어 트렁케이션 하는 비트 버림부(truncation unit)를 더 포함하는 신호 검출 회로
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제11항에 있어서, 상기 신호 검출 회로는, 상기 레벨 코드로부터 시간당 상기 입력 신호의 증가량이 기준값보다 큰 경우에 상기 비교기에 제공되는 클록 신호의 주파수를 증가시키는 적응적 클록 생성기를 더 포함하는 신호 검출 회로
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