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위상 검출기를 통해 플리커 노이즈 제거를 위한 타이밍 에러 정보를 획득하여 타이밍 에러를 양자화하는 OS TDC(Optimally-Spaced Time-to-Digital Converter);OS TDC로부터 양자화된 타이밍 에러를 입력 받아 플리커 노이즈와 열 노이즈를 제거하여 출력 지터를 감소시키도록 루프의 비례 경로 이득(KP)과 적분 경로 이득(KI)를 동시에 조정하는 PICO(Proportional and integral gain Co-Optimization; PICO); 및PICO에 의해 조정된 비례 경로 이득(KP)과 적분 경로 이득(KI)을 이용하여 출력 주파수를 제어하는 디지털 제어 발진기 를 포함하는 디지털 위상 고정 루프 회로
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제1항에 있어서,OS TDC는, 출력 지터 성능과 전력 소비 간의 트레이드오프(tradeoff)를 피하기 위해 복수의 BBPD(Bang-Bang Phase Detector)를 포함하고, 복수의 BBPD에서 획득한 타이밍 에러 정보의 이진 값을 이용하여 출력 지터를 감소시키기 위해 복수의 BBPD 각각은 상이한 시간 임계 값을 갖는 디지털 위상 고정 루프 회로
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제1항에 있어서,PICO는, 루프 안정성 저하로 인해 발생하는 지터 피킹을 방지하여 위해 출력 지터를 감소시키고, 위상 노이즈를 줄이기 위한 위상 마진을 달성하도록 하는 루프의 비례 경로 이득(KP)과 루프의 적분 경로 이득(KI)을 제어하는 디지털 위상 고정 루프 회로
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제3항에 있어서,PICO는, 백색 열 노이즈(white thermal noise)로 인한 영향을 억제하기 위해 루프의 현재 주기와 다음 주기에서 감지되는 타이밍 에러가 상관 관계를 갖지 않도록 루프의 비례 경로 이득(KP)을 최적화하여 비례 경로 이득(KP)을 결정하는 디지털 코드(DKP)를 생성하는디지털 위상 고정 루프 회로
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제3항에 있어서,PICO는, 플리커 노이즈로 인한 영향을 억제하기 위해 현재 주기의 플리커-유도 주파수 드리프트(flicker-induced frequency drifts)와 다음 주기에서 감지되는 타이밍 에러가 상관 관계를 갖지 않도록 루프의 적분 경로 이득(KI)을 최적화하여 적분 경로 이득(KI)을 결정하는 디지털 코드(DKI)를 생성하는 디지털 위상 고정 루프 회로
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제1항에 있어서,OS TDC는, 기준 신호와 루프의 피드백 신호 간의 타이밍 에러를 양자화하고 루프의 비례 경로 및 루프의 적분 경로로 구성되는 DLF(Digital Loop Filter)에 양자화된 신호를 제공하는 디지털 위상 고정 루프 회로
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제6항에 있어서,PICO는, DLF 후, 비례 경로 및 적분 경로의 디지털 합산으로 인해 발생하는 추가적인 루프 지연을 제거하기 위해 비례 경로 지연과 적분 경로 지연을 디지털 제어 발진기에 별도로 공급하고, 추가적인 루프 지연으로 인한 출력 지터의 영향을 억제하도록 비례 경로 이득(KP)을 결정하는 디지털 코드(DKP) 및 적분 경로 이득(KI)을 결정하는 디지털 코드(DKI)를 생성하는 디지털 위상 고정 루프 회로
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제7항에 있어서,비례 경로 이득을 결정하는 디지털 코드와 적분 경로 이득을 결정하는 디지털 코드의 수렴을 보장하기 위해 적분 경로 이득을 교정하기 위한 루프의 대역폭은 비례 경로 이득을 교정하기 위한 루프의 대역폭 보다 작게 설정되고, 리미터와 함께 추가적인 주파수 획득 경로를 사용하여 적분 경로의 대역폭을 더욱 작게 제한하는 디지털 위상 고정 루프 회로
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OS TDC(Optimally-Spaced Time-to-Digital Converter)가 위상 검출기를 통해 플리커 노이즈 제거를 위한 타이밍 에러 정보를 획득하여 타이밍 에러를 양자화하는 단계; PICO(Proportional and integral gain Co-Optimization; PICO)를 통해 OS TDC로부터 양자화된 타이밍 에러를 입력 받아 플리커 노이즈와 열 노이즈를 제거하여 출력 지터를 감소시키도록 루프의 비례 경로 이득(KP)과 적분 경로 이득(KI)를 동시에 조정하는 단계; 및디지털 제어 발진기가 PICO에 의해 조정된 비례 경로 이득(KP)과 적분 경로 이득(KI)을 이용하여 출력 주파수를 제어하는 단계를 포함하는 디지털 위상 고정 루프 회로의 동작 방법
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제9항에 있어서,OS TDC가 위상 검출기를 통해 플리커 노이즈 제거를 위한 타이밍 에러 정보를 획득하여 타이밍 에러를 양자화하는 단계는, 출력 지터 성능과 전력 소비 간의 트레이드오프(tradeoff)를 피하기 위해 복수의 BBPD(Bang-Bang Phase Detector)를 포함하고, 복수의 BBPD에서 획득한 타이밍 에러 정보의 이진 값을 이용하여 출력 지터를 감소시키기 위해 복수의 BBPD 각각은 상이한 시간 임계 값을 갖는 디지털 위상 고정 루프 회로의 동작 방법
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제9항에 있어서,PICO를 통해 OS TDC로부터 양자화된 타이밍 에러를 입력 받아 플리커 노이즈와 열 노이즈를 제거하여 출력 지터를 감소시키도록 루프의 비례 경로 이득(KP)과 적분 경로 이득(KI)를 동시에 조정하는 단계는, 루프 안정성 저하로 인해 발생하는 지터 피킹을 방지하여 위해 출력 지터를 감소시키고, 위상 노이즈를 줄이기 위한 위상 마진을 달성하도록 하는 루프의 비례 경로 이득(KP)과 루프의 적분 경로 이득(KI)을 제어하는 디지털 위상 고정 루프 회로의 동작 방법
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제11항에 있어서,백색 열 노이즈(white thermal noise)로 인한 영향을 억제하기 위해 루프의 현재 주기와 다음 주기에서 감지되는 타이밍 에러가 상관 관계를 갖지 않도록 루프의 비례 경로 이득(KP)을 최적화하여 비례 경로 이득(KP)을 결정하는 디지털 코드(DKP)를 생성하는 디지털 위상 고정 루프 회로의 동작 방법
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제11항에 있어서,플리커 노이즈로 인한 영향을 억제하기 위해 현재 주기의 플리커-유도 주파수 드리프트(flicker-induced frequency drifts)와 다음 주기에서 감지되는 타이밍 에러가 상관 관계를 갖지 않도록 루프의 적분 경로 이득(KI)을 최적화하여 적분 경로 이득(KI)을 결정하는 디지털 코드(DKI)를 생성하는 디지털 위상 고정 루프 회로의 동작 방법
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제9항에 있어서,OS TDC가 위상 검출기를 통해 플리커 노이즈 제거를 위한 타이밍 에러 정보를 획득하여 타이밍 에러를 양자화하는 단계는, 기준 신호와 루프의 피드백 신호 간의 타이밍 에러를 양자화하고 루프의 비례 경로 및 루프의 적분 경로로 구성되는 DLF(Digital Loop Filter)에 양자화된 신호를 제공하는 디지털 위상 고정 루프 회로의 동작 방법
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제14항에 있어서,PICO를 통해 OS TDC로부터 양자화된 타이밍 에러를 입력 받아 플리커 노이즈와 열 노이즈를 제거하여 출력 지터를 감소시키도록 루프의 비례 경로 이득(KP)과 적분 경로 이득(KI)를 동시에 조정하는 단계는, DLF 후, 비례 경로 및 적분 경로의 디지털 합산으로 인해 발생하는 추가적인 루프 지연을 제거하기 위해 비례 경로 지연과 적분 경로 지연이 디지털 제어 발진기에 별도로 공급되어, 추가적인 루프 지연으로 인한 출력 지터의 영향을 억제하도록 비례 경로 이득(KP)을 결정하는 디지털 코드(DKP) 및 적분 경로 이득(KI)을 결정하는 디지털 코드(DKI)를 생성하는 디지털 위상 고정 루프 회로의 동작 방법
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제15항에 있어서,비례 경로 이득을 결정하는 디지털 코드와 적분 경로 이득을 결정하는 디지털 코드의 수렴을 보장하기 위해 적분 경로 이득을 교정하기 위한 루프의 대역폭은 비례 경로 이득을 교정하기 위한 루프의 대역폭 보다 작게 설정되고, 리미터와 함께 추가적인 주파수 획득 경로를 사용하여 적분 경로의 대역폭을 더욱 작게 제한하는 디지털 위상 고정 루프 회로의 동작 방법
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