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제1 주파수를 가지는 기준 클럭 신호와 제2 주파수를 가지는 출력 클럭 신호가 분주된 분주 클럭 신호를 비교하여 상기 기준 클럭 신호와 상기 분주 클럭 신호 사이의 양자화된 타이밍 에러들을 나타내는, 부호를 포함하는 제1 디지털 값을 출력하는 최적 간격 타임-디지털 컨버터; 상기 출력 클럭 신호를 생성하는 디지털 제어 발진기; 상기 제1 디지털 값에 기초하여 제1 스위칭 신호와 제1 제어 전압을 생성하는 제1 서브 회로;상기 제1 디지털 값에 기초하여 제2 스위칭 신호와 제2 제어 전압을 생성하는 제2 서브 회로;상기 제1 제어 전압을 저장하고, 상기 제1 스위칭 신호에 응답하여 상기 제1 제어 전압을 상기 디지털 제어 발진기에 제공하는 제1 하이브리드 스위치드 커패시터 회로;상기 제2 제어 전압을 저장하고, 상기 제2 스위칭 신호에 응답하여 상기 제2 제어 전압을 상기 디지털 제어 발진기에 제공하는 제2 하이브리드 스위치드 커패시터 회로; 및상기 분주 클럭 신호와 상기 제1 디지털 값에 기초하여 상기 양자화된 타이밍 에러들과 관계된 타임 문턱값들이 타겟 문턱값들에 수렴하도록 상기 타임 문턱값들을 조절하고, 상기 조절된 타임 문턱값들에 기초한 지연 웨이트값들을 상기 최적 간격 타임-디지털 컨버터에 제공하는 시퀀스 캘리브레이션 회로를 포함하고,상기 디지털 제어 발진기는 상기 제1 제어 전압과 상기 제2 제어 전압에 기초하여 상기 출력 클럭 신호의 주파수를 조절하는 디지털 위상 고정 루프 회로
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제1항에 있어서, 상기 최적 간격 타임-디지털 컨버터는상기 분주된 클럭 신호를 상기 타임 문턱값들 중 대응되는 하나만큼 지연시키는 복수의 타임-디지털 컨버터들; 상기 기준 클럭 신호의 위상을 상기 복수의 타임-디지털 컨버터들의 출력들 각각의 위상과 비교하여 그 위상 차이를 나타내는 개별 디지털 값들을 출력하는 복수의 뱅뱅 위상 검출기들; 및상기 개별 디지털 값들을 합산하여 상기 제1 디지털 값을 출력하는 합산기를 포함하는 디지털 위상-고정 루프 회로
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제2항에 있어서, 상기 복수의 타임-디지털 컨버터들 각각은상기 분주된 클럭 신호를 반전시키는 제1 인버터;상기 제1 인버터의 출력을 반전시켜 상기 지연된 분주된 클럭 신호들 중 하나를 출력하는 제2 인버터;상기 제1 인버터와 출력 단자와 상기 제2 인버터의 입력 단자 사이에 연결되고,상기 지연 웨이트값들 중 상응하는 지연 웨이트값을 2진 가중 형태로 저장하는 복수의 모스 커패시터들을 포함하는 디지털 위상 고정 루프
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제2항에 있어서, 상기 뱅뱅 위상 검출기들 각각은 상기 기준 클럭 신호의 위상과 상기 지연된 분주 클럭 신호들 중 대응되는 지연된 분주 클럭 신호의 위상의 비교에 기초하여 상기 개별 디지털 값을 (-1)과 (+1) 중 하나로 출력하는 디지털 위상 고정 루프
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제2항에 있어서, 상기 시퀀스 조절 회로는상기 개별 디지털 값들 각각을 양자화하고, 상기 양자화된 개별 디지털 값들을 샘플링하여 생성된 평균 지연 디지털 값과 타겟 지연 디지털 값들에 기초하여 상기 지연 웨이트값들을 각각 생성하는 복수의 지연 웨이트 생성기들; 및상기 평균 지연 디지털 값들에 기초하여 상기 타겟 지연 웨이트값들을 생성하는 시퀀스 재배열 로직을 포함하는 디지털 위상 고정 루프
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제5항에 있어서, 상기 복수의 지연 웨이트 생성기들 각각은상기 개별 디지털 값들 중 대응되는 개별 디지털 값을 양자화하여 양자화된 개별 디지털 값을 출력하는 양자화기;상기 분주 클럭 신호가 분주된 제1 분주 클럭 신호에 기초하여 상기 양자화된 개별 디지털 값을 평균하여 상기 평균 지연 디지털 값을 출력하는 샘플/홀드 회로;상기 평균 지연 디지털 값에서 상기 타겟 지연 디지털 값들 중 대응되는 타겟 지연 디지털값을 감산하는 연산기; 및상기 연산기의 출력을 누적하여 상기 지연 웨이트값들 중 대응되는 지연 웨이트값을 출력하는 누산기를 포함하는 디지털 위상 고정 루프 회로
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제5항에 있어서, 상기 시퀀스 재배열 로직은상기 평균 지연 디지털 값들에 기초하여 상기 타겟 지연 디지털값들을 각각 생성하는 복수의 단위 회로들을 포함하는 디지털 위상 고정 루프 회로
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제7항에 있어서, 상기 복수의 단위 회로들 각각은 상기 평균 지연 디지털 값들 중 대응되는 평균 지연 디지털 값의 모듈로 연산의 결과와 다른 단위 회로들에 관련된 평균 지연 디지털 값들의 모듈로 연산의 결과 값들을 각각 비교하여 비교 신호들을 출력하는 복수의 비교기들;상기 비교 신호들을 합산하여 합산 디지털 값을 출력하는 합산기; 및상기 합산 디지털 값을 대응되는 타겟 지연 디지털값으로 디코딩하는 디코더를 포함하는 디지털 위상 고정 루프 회로
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제1항에 있어서, 상기 시퀀스 조절 회로는 상기 타임 문턱값들의 타이밍 에러가 증가하는 시퀀스로 상기 타임 문턱값들을 재배열하여 상기 타겟 문턱값들에 매치시키는 디지털 위상 고정 루프 회로
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제1항에 있어서, 상기 제1 서브 회로는상기 출력 클럭 신호의 위상 에러에 기초한 검출 신호와 상기 제1 디지털 값에 대하여 곱셈 연산을 수행하는 곱셈기; 상기 곱셈기의 출력을 이진-온도계 코드 변환하여 상기 제1 스위칭 신호를 출력하는 제1 이진-온도계 코드 변환기;상기 제1 디지털 값에 기초한 제1 연동 제어 신호에 대한 델타-시그마 디지털-아날로그 변환을 수행하는 제1 델타-시그마 디지털-아날로그 변환기; 및상기 제1 델타-시그마 디지털-아날로그 변환기의 출력을 로우-패스 필터링하여 상기 제1 제어 전압으로 제공하는 제1 로우 패스 필터를 포함하는 디지털 위상 고정 루프 회로
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제10항에 있어서, 상기 제2 서브 회로는상기 제1 디지털 값을 누적하는 누산기;상기 누산기의 출력을 이진-온도계 코드 변환하여 상기 제2 스위칭 신호를 출력하는 제2 이진-온도계 코드 변환기;상기 제1 디지털 값에 기초한 제2 연동 제어 신호에 대한 델타-시그마 디지털-아날로그 변환을 수행하는 제2 델타-시그마 디지털-아날로그 변환기; 및상기 제2 델타-시그마 디지털-아날로그 변환기의 출력을 로우-패스 필터링하여 상기 제2 제어 전압으로 제공하는 제2 로우 패스 필터를 포함하는 디지털 위상 고정 루프 회로
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제11항에 있어서,상기 제1 디지털 값에 기초하여 상기 제1 연동 제어 신호와 상기 제2 연동 제어 신호를 생성하는 연동 제어 로직; 및상기 출력 클럭 신호의 위상 에러를 검출하고 검출된 위상 에러를 정정하여 상기 검출 신호를 생성하는 위상 에러 정정 로직을 더 포함하는 디지털 위상 고정 루프
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제1항에 있어서,상기 기준 클럭 신호와 상기 분주 클럭 신호의 위상 차이에 기초하여 상기 디지털 제어 발진기에 포함되는 커패시터 뱅크들 및 버랙터들을 제어하는 제어 코드들을 생성하는 제3 서브 회로를 더 포함하는 디지털 위상 고정 루프
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제1 주파수를 가지는 기준 클럭 신호를 생성하는 버퍼; 상기 기준 클럭 신호를 기초로 제2 주파수를 가지는 출력 클럭 신호를 생성하는 디지털 위상 고정 루프 회로; 및상기 출력 클럭 신호에 기초하여 동작하는 복수의 서브 시스템들을 포함하고,상기 디지털 위상 고정 루프 회로는 상기 기준 클럭 신호와 상기 출력 클럭 신호가 분주된 분주 클럭 신호를 비교하여 상기 기준 클럭 신호와 상기 분주 클럭 신호 사이의 양자화된 타이밍 에러들을 나타내는, 부호를 포함하는 제1 디지털 값을 출력하는 최적 간격 타임-디지털 컨버터; 상기 출력 클럭 신호를 생성하는 디지털-제어 발진기; 상기 제1 디지털 값에 기초하여 제1 스위칭 신호와 제1 제어 전압을 생성하는 제1 서브 회로;상기 제1 디지털 값에 기초하여 제2 스위칭 신호와 제2 제어 전압을 생성하는 제2 서브 회로;상기 제1 제어 전압을 저장하고, 상기 제1 스위칭 신호에 응답하여 상기 제1 제어 전압을 상기 디지털-제어 발진기에 제공하는 제1 하이브리드 스위치드 커패시터 회로;상기 제2 제어 전압을 저장하고, 상기 제2 스위칭 신호에 응답하여 상기 제2 제어 전압을 상기 디지털-제어 발진기에 제공하는 제2 하이브리드 스위치드 커패시터 회로; 및상기 분주 클럭 신호와 상기 제1 디지털 값에 기초하여 상기 양자화된 타이밍 에러들을 제어하기 위한 타임 문턱값들을 타겟 문턱값들에 기초하여 재배열하고 상기 재배열된 타임 문턱값들에 기초한 지연 웨이트값들을 상기 최적 간격 타임-디지털 컨버터에 제공하는 시퀀스 조절 회로를 포함하고,상기 디지털-제어 발진기는 상기 제1 제어 전압과 상기 제2 제어 전압에 기초하여 상기 출력 클럭 신호의 주파수를 조절하는 시스템-온 칩
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제14항에 있어서, 상기 최적 간격 타임-디지털 컨버터는상기 분주된 클럭 신호를 상기 타임 문턱값들 중 대응되는 하나만큼 지연시키는 복수의 타임-디지털 컨버터들; 상기 기준 클럭 신호의 위상을 상기 복수의 타임-디지털 컨버터들의 출력들 각각의 위상과 비교하여 그 위상 차이를 나타내는 개별 디지털 값들을 출력하는 복수의 뱅뱅 위상 검출기들; 및상기 개별 디지털 값들을 합산하여 상기 제1 디지털 값을 출력하는 합산기를 포함하고,상기 시퀀스 조절 회로는상기 개별 디지털 값들 각각을 양자화하고, 상기 양자화된 개별 디지털 값들을 샘플링하여 생성된 평균 지연 디지털 값과 타겟 지연 지지털 값들에 기초하여 상기 지연 웨이트값들을 각각 생성하는 복수의 지연 웨이트 생성기들; 및상기 평균 지연 디지털 값들에 기초하여 상기 타겟 지연 웨이트값들을 생성하는 시퀀스 재배열 로직을 포함하는 시스템 온-칩
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디지털 위상 고정 루프 회로의 동작 방법으로서,최적 간격 타임-디지털 컨버터에서, 제1 주파수를 가지는 기준 클럭 신호와 제2 주파수를 가지는 출력 클럭 신호가 분주된 분주 클럭 신호를 비교하여 상기 기준 클럭 신호와 상기 분주 클럭 신호 사이의 양자화된 타이밍 에러들을 나타내는, 부호를 포함하는 제1 디지털 값을 생성하는 단계;상기 제1 디지털 값에 기초하여 제1 제어 전압을 생성하는 단계;상기 제1 디지털 값에 기초하여 제2 제어 전압을 생성하는 단계;디지털 제어 발진기에서 상기 제1 제어 전압과 상기 제2 제어 전압에 기초하여 상기 출력 클럭 신호를 생성하는 단계; 시퀀스 캘리브레이션 회로에서, 상기 분주 클럭 신호와 상기 제1 디지털 값에 기초하여 상기 타이밍 에러들과 관련된 타임 문턱값들을 재배열하는 단계; 및상기 최적 간격 타임-디지털 컨버터에서, 상기 재배열된 타임 문턱값들에 기초하여 상기 양자화된 타이밍 에러들을 조절하는 단계를 포함하는 디지털 위상 고정 루프 회로의 동작 방법
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