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더미 드레인층을 이용한 수직 실린더형 트랜지스터의 제조 방법 및 이에 의해 제조된 수직 실린더형 트랜지스터

  • 기술번호 : KST2014010245
  • 담당센터 : 경기기술혁신센터
  • 전화번호 : 031-8006-1570
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 수직 실린더형 트랜지스터의 제조방법은 이온 주입(Ion-implantation) 공정을 통해 채널 층을 형성하고, 포토 리소그라피(Photo lithography) 공정과 식각(Etching) 공정을 이용하여 실린더 기둥을 형성한다. 그리고, 본 발명에 따른 수직 실린더형 트랜지스터의 제조방법은 드레인 전극의 형성에 있어서 더미 드레인층을 형성하고 이를 제거하여 더미 공간을 형성함으로써 드레인 단자를 형성한다. 이에 따라, 단위 셀 면적을 감소시켜 고집적화가 가능하고, 채널의 길이 및 폭의 조절이 용이하며, 전기적 특성 및 신뢰성이 향상된다. 또한, 채널의 길이 및 폭의 조절이 용이하여 단 채널 효과에서 기인하는 펀치 쓰루(Punch through), 채널 캐리어 이동도(Carrier mobility) 등이 개선되며, 협 채널 효과에 기인하는 문턱 전압(Threshold voltage)을 감소시킬 수 있다. 결과적으로, 단 채널 효과 및 협 채널 효과를 효율적으로 억제할 수 있는 수직 실린더형 트랜지스터, 특히, 전계 효과 트랜지스터(FET : Filed Effect Transistor)가 제공되어 MOS 트랜지스터로의 동작 특성을 개선할 수 있게 된다.
Int. CL H01L 29/78 (2006.01) H01L 21/336 (2006.01)
CPC H01L 29/66666(2013.01) H01L 29/66666(2013.01) H01L 29/66666(2013.01)
출원번호/일자 1020070081465 (2007.08.13)
출원인 성균관대학교산학협력단
등록번호/일자 10-0889607-0000 (2009.03.12)
공개번호/일자 10-2009-0017046 (2009.02.18) 문서열기
공고번호/일자 (20090320) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.08.13)
심사청구항수 16

출원인

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번호 이름 국적 주소
1 성균관대학교산학협력단 대한민국 경기도 수원시 장안구

발명자

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번호 이름 국적 주소
1 정일섭 대한민국 서울 서초구
2 김교혁 대한민국 서울 구로구
3 이철우 대한민국 경기 고양시 일산구
4 전흥우 대한민국 경기 부천시 소사구
5 박동규 대한민국 서울 강남구

대리인

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번호 이름 국적 주소
1 김인철 대한민국 서울특별시 서초구 반포대로**길 **, 매강빌딩*층 에이치앤에이치 H&H 국제특허법률사무소 (서초동)

최종권리자

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번호 이름 국적 주소
1 성균관대학교산학협력단 대한민국 경기도 수원시 장안구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2007.08.13 수리 (Accepted) 1-1-2007-0586369-53
2 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)		 2008.03.10 수리 (Accepted) 1-1-2008-0171640-45
3 선행기술조사의뢰서
Request for Prior Art Search		 2008.05.02 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2008.06.10 수리 (Accepted) 9-1-2008-0034317-31
5 의견제출통지서
Notification of reason for refusal		 2008.11.18 발송처리완료 (Completion of Transmission) 9-5-2008-0580409-33
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2009.01.13 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2009-0020501-45
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2009.01.13 수리 (Accepted) 1-1-2009-0020499-30
8 등록결정서
Decision to grant		 2009.03.10 발송처리완료 (Completion of Transmission) 9-5-2009-0106863-98
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.04.26 수리 (Accepted) 4-1-2012-5090770-53
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.06.20 수리 (Accepted) 4-1-2012-5131828-19
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2012.06.27 수리 (Accepted) 4-1-2012-5137236-29
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2017.02.23 수리 (Accepted) 4-1-2017-5028829-43
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
수직 실린더형 트랜지스터의 제조방법에 있어서,(a) 제1 방향으로 배열되는 복수의 소스 형성층과, 상기 소스 형성층을 사이에 두고 형성된 기판층 및 채널 형성층과, 상기 채널 형성층의 상부에 순차적으로 형성된 더미 드레인 형성층 및 마스크 형성층을 갖는 베이스적층기판을 형성하는 과정과;(b) 상기 마스크 형성층 및 상기 더미 드레인 형성층을 패터닝 처리하여 상기 각 소스 형성층의 상부의 상기 채널 형성층의 표면에 상기 마스크 형성층의 패터닝 처리에 의해 형성된 마스크층과 상기 더미 드레인 형성층의 패터닝 처리에 의해 형성된 더미 드레인층을 갖는 복수의 마스크 패턴을 형성하는 과정과;(c) 상기 마스크 패턴에 따라 상기 채널 형성층 및 상기 소스 형성층을 식각하여, 상기 소스 형성층의 식각에 의해 형성되는 소스층과 상기 채널 형성층의 식각에 의해 형성된 채널층과 상기 더미 드레인층이 적층된 실린더 기둥과, 상기 기판층 상에 상기 소스 형성층의 식각에 의해 형성되고 상기 실린더 기둥의 상기 소스층과 연결된 소스 전극을 형성하는 과정과;(d) 상기 마스크 패턴의 상기 마스크층을 제거하고, 상기 실린더 기둥의 상기 소스층에 대응하는 높이까지 제1 실리콘 산화막층을 형성하는 과정과;(e) 상기 실린더 기둥이 감싸지도록 게이트 절연막을 형성하는 과정과;(f) 상기 게이트 절연막 및 상기 제1 실리콘 산화막층에 제1 반도체막을 증착하는 과정과;(g) 상기 제1 반도체막의 표면에 상기 실리콘 기둥의 상기 채널층에 대응하는 높이까지 제2 실리콘 산화막층을 형성하는 과정과;(h) 상기 제1 반도체막 중 상기 제2 실리콘 산화막층의 외부로 노출된 부분을 제거하여 상기 제1 반도체막에 의해 형성되는 복수의 게이트 전극을 형성하는 과정과;(i) 상기 더미 드레인층의 표면이 노출되도록 상기 더미 드레인층의 상단부에 대응하는 높이까지 제3 실리콘 산화막층을 형성하는 과정과;(j) 상기 더미 드레인층을 제거하여 더미 공간을 형성하는 과정과;(k) 상기 더미 공간의 내부와 상기 제3 실리콘 산화막층의 표면에 제2 반도체막을 형성하는 과정과;(l) 상기 제3 실리콘 산화막층에 표면에 형성된 상기 제2 반도체막을 패터닝 처리하여 상기 제3 실리콘 산화막층의 표면에 상기 제1 방향과 교차하는 방향으로 배열된 복수의 드레인 전극을 형성하는 과정을 포함하는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법
2 2
제1항에 있어서,상기 (a) 과정은,(a1) 실리콘 기판을 마련하는 과정과;(a2) 상기 실리콘 기판의 상부 표면에 실리콘 산화막을 증착하는 과정과;(a3) 상기 실리콘 기판 내부에 이온 주입 기법을 통해 이온을 주입하여 상기 소스 형성층에 대응하는 패턴의 복수의 불순물층을 형성하는 과정과;(a4) 상기 불순물층을 어닐링(Annealing)하여 상기 복수의 소스 형성층과, 상기 소스 형성층에 의해 상기 실리콘 기판이 구획되어 형성되는 상기 기판층 및 상기 채널 형성층을 형성하는 과정과;(a5) 상기 실리콘 산화막을 제거하는 과정과;(a6) 상기 채널 형성층의 표면에 상기 더미 드레인 형성층을 증착하는 과정과;(a7) 상기 더미 드레인층의 표면에 실리콘 산화막을 증착하는 과정과;(a8) 상기 실리콘 산화막의 표면에 상기 마스크 형성층을 증착하여 상기 베이스적층기판을 형성하는 과정을 포함하는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법
3 3
제2항에 있어서,상기 (a3) 과정에서 상기 불순물층의 형성을 위해 주입되는 이온은 인 이온, 비소 이온 및 붕소 이온 중 어느 하나를 포함하는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법
4 4
제2항에 있어서,상기 (a6) 과정에서 상기 더미 드레인 형성층은 실리콘 게르마늄(SiGe)의 증착에 의해 형성되는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법
5 5
제2항에 있어서,상기 (a8) 과정에서 상기 마스크 형성층은 실리콘 나이트라이드(SiN)의 증착에 의해 형성되는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법
6 6
제1항에 있어서,상기 (b) 과정은,(b1) 상기 소스 형성층의 상부의 상기 마스크 형성층의 표면에 유기 ARC를 매개로 하여 복수의 포토 레지스트 패턴을 형성하는 과정과;(b2) 상기 포토 레지스트 패턴에 따라 상기 마스크 형성층 및 상기 더미 드레인 형성층을 건식 식각하여 상기 복수의 마스크 패턴을 형성하는 과정과;(b3) 애싱(Ashing) 공정을 통해 상기 유기 ARC 및 상기 포토 레지스트를 제거하는 과정을 포함하는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법
7 7
제1항에 있어서,상기 (c) 과정에서 상기 실린더 기둥과 상기 소스 전극은 건식 식각 공정에 의해 형성되며;상기 (c) 과정은 상기 건식 식각을 통해 형성된 상기 실린더 기둥의 직경이 감소되도록 적어도 1회 이상의 산화-식각(Fin-Trimming) 공정을 수행하는 과정을 더 포함하는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법
8 8
제7항에 있어서,상기 실린더 기둥의 상기 더미 드레인층의 직경은 상기 채널층의 직경보다 작게 형성되는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법
9 9
제1항에 있어서,상기 (d) 과정은,(d1) 상기 실린더 기둥 및 상기 마스크 패턴이 커버되도록 실리콘 산화막을 증착하는 과정과;(d2) 화학 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 통해 상기 마스크 패턴이 상기 실리콘 산화막의 외부로 노출되도록 상기 실리콘 산화막을 평탄화하는 과정과;(d3) 상기 마스크 패턴의 상기 마스크층을 습식 식각 공정을 통해 제거하는 과정과;(d4) 습식 식각 공정을 통해 상기 실리콘 산화막을 상기 실린더 기둥의 상기 소스층에 대응하는 높이까지 제거하여 상기 제1 실리콘 산화막층을 형성하는 과정을 포함하는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법
10 10
제1항에 있어서,상기 (e) 과정에서 상기 게이트 절연막은 건식 산화막 성장 공정을 통해 형성되는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법
11 11
제1항에 있어서,상기 (f) 과정에서 상기 제1 반도체막은 인-시튜 도핑된 폴리 실리콘(In-Situ doped Poly-Si)의 증착에 의해 형성되는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법
12 12
제1항에 있어서,상기 (g) 과정은,(g1) 상기 제1 반도체막이 커버되도록 실리콘 산화막을 증착하는 과정과;(g2) 건식 식각 공정을 통해 상기 실리콘 산화막을 상기 실린더 기둥의 상기 채널층에 대응하는 높이까지 제거하여 상기 제2 실리콘 산화막층을 형성하는 과정을 포함하는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법
13 13
제1항에 있어서,상기 (h) 과정에서 상기 제1 반도체막은 습식 식각 공정을 통해 제거되는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법
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제1항에 있어서,상기 (i) 과정은,(i1) 상기 실린더 기둥을 감싸는 상기 게이트 절연막이 커버되도록 실리콘 산화막을 증착하는 과정과;(i2) 화학 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 통해 상기 실린더 기둥의 상기 더미 드레인층이 외부로 노출되도록 상기 실리콘 산화막 및 상기 게이트 절연막을 평탄화하여 상기 제3 실리콘 산화막층을 형성하는 과정을 포함하는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법
15 15
제1항에 있어서,상기 (j) 과정에서 상기 더미 드레인층은 습식 식각 공정을 통해 제거되는 것을 특징으로 하는 수식 실린더형 트랜지스터의 제조방법
16 16
제1항에 있어서,상기 (k) 과정에서 상기 제2 반도체막은 인-시튜 도핑된 폴리 실리콘(In-Situ doped Poly-Si)의 증착에 의해 형성되는 것을 특징으로 하는 수직 실린더형 트랜지스터의 제조방법
17 17
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