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(a) 반도체 기판 상에 소자분리막에 의해 구분되는 제1 영역 및 제2 영역을 형성하는 단계;
(b) 상기 제1 영역에 N형 불순물을 주입하여 제1 활성영역을 형성하고, 상기 제2 영역에 P형 불순물을 주입하여 제2 활성영역을 형성하는 단계;
(c) 상기 제1 활성영역 상에 제1 하부 에피 실리콘층을 형성하고, 상기 제2 활성영역 상에 제2 하부 에피 실리콘층을 형성하고, 상기 제1 및 제2 하부 에피 실리콘의 측벽에 게이트 산화막을 형성하는 단계;
(d) 상기 게이트 산화막의 측벽에 게이트 전극을 형성하는 단계;
(e) 상기 제1 하부 에피 실리콘층 상부에 제3 활성영역을 형성하고, 상기 제2 하부 에피 실리콘층 상부에 제4 활성영역을 형성하는 단계; 및
(f) 상기 제1, 제2, 제3, 제4 활성영역 및 게이트 전극에 일측이 각각 접속되는 복수개의 콘택 금속을 형성하는 단계;
를 포함하는 반도체 소자 제조 방법
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제1항에 있어서,
상기 제1 활성영역은,
저농도로 도핑된 N- 저농도 도핑영역; 및
상기 N- 저농도 도핑영역보다 고농도로 도핑되고, 상기 N- 저농도 도핑영역 하부에 접촉된 N+ 고농도 도핑영역;
을 포함하고,
상기 제2 활성영역은,
저농도로 도핑된 P- 저농도 도핑영역; 및
상기 P- 저농도 도핑영역보다 고농도로 도핑되고, 상기 P- 저농도 도핑영역 하부에 접촉된 P+ 고농도 도핑영역;
을 포함하는, 반도체 소자 제조 방법
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3
제2항에 있어서,
상기 N- 저농도 도핑영역 및 P- 저농도 도핑영역이 각각 상기 소자분리막과 분리되도록 식각하는 단계; 및
상기 식각된 영역에 질화막을 형성하는 단계;
를 더 포함하는, 반도체 소자 제조 방법
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4
제3항에 있어서,
상기 (c) 단계는,
상기 질화막이 형성된 기판 상에 산화막을 증착하는 단계;
상기 산화막이 증착된 기판 상에 상기 제1 및 제2 활성영역의 상부를 노출시키는 단계;
상기 노출된 제1 활성영역 상에 N형 불순물 주입과 동시에 실리콘을 에피 성장시켜 제1 하부 에피 실리콘층을 형성하고, 상기 노출된 제2 활성영역 상에 P형 분술물 주입과 동시에 실리콘을 에피 성장시켜 제2 하부 에피 실리콘층을 형성하는 단계; 및
상기 제1 및 제2 하부 에피 실리콘층 측벽을 산화시켜 상기 게이트 산화막을 형성하는 단계;
를 포함하는, 반도체 소자 제조 방법
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5
제4항에 있어서,
상기 노출된 제1 및 제2 활성영역을 포함하는 기판을 상온에서 황산(H2SO4)과 과수(H2O2)를 4:1의 비율로 혼합한 용액으로 세정하거나, 상기 황산(H2SO4)과 과수(H2O2)의 혼합용액으로 세정을 완료한 후 수산화암모늄(NH4OH), 과수(H2O2) 및 증류 수(H2O)를 각각 1:1:10으로 혼합한 용액으로 세정하는 단계를 더 포함하는, 반도체 소자 제조 방법
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6
제1항에 있어서,
상기 (d) 단계는,
상기 (c) 단계를 수행한 기판 상에 게이트 폴리 실리콘을 증착하여, 상기 제1 하부 에피 실리콘층에 인접한 상기 게이트 폴리 실리콘에 N형 불순물을 주입하고, 상기 제2 하부 에피 실리콘층에 인접한 상기 게이트 폴리 실리콘에 P형 불순물을 주입하는 단계; 및
상기 게이트 폴리 실리콘을 에치백(Etch back)하여 상기 게이트 산화막의 측벽에 게이트 전극을 형성하는 단계;
를 포함하는, 반도체 소자 제조 방법
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제1항에 있어서,
상기 (e) 단계는,
상기 (d) 단계를 수행한 기판 상에 제1 PMD(Pre-Metal Dielectric) 산화막을 증착하는 단계;
상기 제1 PMD 산화막을 CMP(Chemical Mechanical Polishing)하여 상기 제1 및 제2 하부 에피 실리콘층의 상면을 노출시키는 단계;
상기 노출된 제1 하부 에피 실리콘층의 상면에 실리콘을 에피 성장시켜 제1 상부 에피 실리콘층을 형성하고, 상기 노출된 제2 하부 에피 실리콘층의 상면에 실리콘을 에피 성장시켜 제2 상부 에피 실리콘층을 형성하는 단계;
상기 제1 상부 에피 실리콘층에 N형 불순물을 주입하여 제3 활성영역을 형성하고, 상기 제2 상부 에피 설리콘층에 P형 불순물을 주입하여 상기 제4 활성영역을 형성하는 단계; 및
상기 제3 및 제4 활성영역이 형성된 기판을 급속 열처리하여 상기 제3 활성영역에 주입된 상기 N형 불순물 및 상기 제4 활성영역에 주입된 상기 P형 불순물을 활성화시키는 단계;
를 포함하는, 반도체 소자 제조 방법
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제7항에 있어서,
상기 급속 열처리는 N2 가스분위기 하에서 900℃ 내지 1050℃의 온도범위로 수행하는, 반도체 소자 제조 방법
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9
제1항에 있어서,
상기 (f) 단계는,
상기 제3 및 제4 활성영역이 덥히도록 상기 제2 PMD(Pre-Metal Dielectric) 산화막을 증착하는 단계;
상기 제2 PMD 산화막의 상부로부터 상기 게이트 전극, 제1, 제2, 제3 및 제4 활성영역의 일면을 노출시키는 복수개의 콘택 홀을 형성하는 단계; 및
상기 복수개의 콘택 홀에 배리어 금속막 및 텅스텐 막을 증착하여 복수개의 콘택 금속을 형성하는 단계;
를 포함하는, 반도체 소자 제조 방법
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10
제9항에 있어서,
상기 배리어 금속막은 Ti 및 TiN을 포함하거나, Ti 및 TaN을 포함하는 이중막인, 반도체 소자 제조 방법
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제1항에 있어서,
상기 콘택 금속이 형성된 기판 상에 상기 복수개의 콘택 금속의 타측과 각각 접속되는 복수개의 패턴 금속층을 형성하는 단계를 더 포함하는, 반도체 소자 제조 방법
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