맞춤기술찾기

이전대상기술

이미지 필터링을 위한 마이크로프로세서의 연산방법 및연산장치

  • 기술번호 : KST2015112764
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 연산방법 및 연산장치에 관한 것으로서, 마이크로프로세서에서 이미지 필터링을 위한 컨볼루션 연산을 가속하기 위해 하나의 명령어에 의해 다수번의 곱하기와 곱하기의 모든 결과의 축적을 하나의 사이클에 수행하도록 할 뿐만 아니라 윈도우 이동시 데이터의 이동을 원활하게 하여 이미지 필터링 과정을 큰 폭으로 가속시킬 수 있도록 특정 명령어에 따라 마이크로프로세서에 이미지 필터링을 위해 상기 마이크로프로세서에 입력된 이미지 데이터를 이미지 픽셀 길이 단위로 상기 마이크로프로세서의 레지스터에 분할 배치하여 독립적으로 각각 곱하기 연산을 수행하도록 하기 위해 부스 인코딩을 하는 부스 인코더와, 부스 인코더에서 분할하여 독립적으로 수행된 부분합을 합산하여 곱하기 연산을 수행하는 CSA 트리와, CSA 트리를 통해 분할하여 연산된 곱하기 결과를 축적하는 축적부를 더 포함하여 이루어진 것을 특징으로 한다. Processor, 프로세서, Sum of Dot Products, SDP, 명령어, Load Extension, LE, Configurable, Datapath, 데이터 패스, 연산
Int. CL G06T 1/00 (2006.01) G06F 9/06 (2006.01)
CPC G06F 9/06(2013.01) G06F 9/06(2013.01)
출원번호/일자 1020070054584 (2007.06.04)
출원인 한국과학기술원
등록번호/일자
공개번호/일자 10-2008-0106754 (2008.12.09) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.06.04)
심사청구항수 9

출원인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 출원인 표입니다.
번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 발명자 표입니다.
번호 이름 국적 주소
1 유회준 대한민국 대전광역시 유성구
2 김주영 대한민국 대전 유성구

대리인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 대리인 표입니다.
번호 이름 국적 주소
1 허진석 대한민국 서울특별시 강남구 강남대로***, **,**층(역삼동, 동희빌딩)(특허법인아주김장리)

최종권리자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 최종권리자 표입니다.
번호 이름 국적 주소
최종권리자 정보가 없습니다
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2007.06.04 수리 (Accepted) 1-1-2007-0407889-85
2 선행기술조사의뢰서
Request for Prior Art Search
2008.03.12 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2008.04.16 수리 (Accepted) 9-1-2008-0024485-14
4 의견제출통지서
Notification of reason for refusal
2008.07.28 발송처리완료 (Completion of Transmission) 9-5-2008-0393708-48
5 거절결정서
Decision to Refuse a Patent
2009.01.06 발송처리완료 (Completion of Transmission) 9-5-2009-0005883-10
6 출원인정보변경(경정)신고서
Notification of change of applicant's information
2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
7 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
마이크로프로세서의 연산방법에 있어서, SDP 명령어에 따라 이미지 필터링을 위해 상기 마이크로프로세서에 입력된 이미지 데이터를 이미지 픽셀 길이 단위로 상기 마이크로프로세서의 레지스터에 분할 배치하여 독립적으로 각각 곱하기 연산을 수행하고 독립적으로 수행된 곱하기 연산의 부분적인 결과를 축적하는 SDP로직을 더 포함하여 이루어진 것을 특징으로 이미지 필터링을 위한 마이크로프로세서의 연산방법
2 2
제 1항에 있어서, 상기 마이크로프로세서에 입력되는 상기 이미지 데이터는 LE 명령어에 따라 윈도우 이동시 이미지 픽셀 길이 단위로 메모리에서 읽혀져 이동되면서 입력되는 LE로직을 더 포함하여 이루어진 것을 특징으로 한다
3 3
마이크로프로세서의 연산장치에 있어서, SDP 명령어에 따라 이미지 필터링을 위해 상기 마이크로프로세서에 입력된 이미지 데이터를 이미지 픽셀 길이 단위로 상기 마이크로프로세서의 레지스터에 분할 배치하여 독립적으로 각각 곱하기 연산을 수행하도록 하기 위해 부스 인코딩을 하는 부스 인코더와, 상기 부스 인코더에서 분할하여 독립적으로 수행된 부분합을 합산하여 곱하기 연산을 수행하는 CSA 트리와, 상기 CSA 트리를 통해 분할하여 연산된 곱하기 결과를 축적하는 축적부를 더 포함하여 이루어진 것을 특징으로 이미지 필터링을 위한 마이크로프로세서의 연산장치
4 4
제 3항에 있어서, 상기 마이크로프로세서에 입력되는 상기 이미지 데이터는 윈도우 이동시 이미지 픽셀 길이 단위로 메모리에서 읽혀져 이동되면서 입력되는 것을 특징으로 이미지 필터링을 위한 마이크로프로세서의 연산장치
5 5
제 4항에 있어서, 상기 이미지 픽셀 길이는 8비트인 것을 특징으로 이미지 필터링을 위한 마이크로프로세서의 연산장치
6 6
제 4항에 있어서, 상기 마이크로프로세서의 레지스터는 32비트인 것을 특징으로 이미지 필터링을 위한 마이크로프로세서의 연산장치
7 7
제 3항 또는 제 4항에 있어서, 상기 CSA 트리는 이미지 픽셀 길이에 의한 경계마다 브릿지 풀 애더로 이루어진 것을 특징으로 이미지 필터링을 위한 마이크로프로세서의 연산장치
8 8
제 7항에 있어서, 상기 브릿지 풀 애더는 입력단에 설정 비트에 의해 컨트롤 되는 먹스를 포함하는 것을 특징으로 이미지 필터링을 위한 마이크로프로세서의 연산장치
9 9
제 8항에 있어서, 상기 설정 비트가 1이면 상기 브릿지 풀 애더는 하위 세그먼트의 캐리 아웃 신호를 받아서 연결이 되게 되고, 상기 설정 비트가 0이면 각각 상기 부스 인코더의 정해진 입력을 받아 세그먼트가 나누어지게 되고 독립적으로 연산을 수행하는 것을 특징으로 이미지 필터링을 위한 마이크로프로세서의 연산장치
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.