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박막 트랜지스터 및 이를 포함한 평판 표시 장치

  • 기술번호 : KST2015159438
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 길이와 폭을 가지는 반도체층에 형성되는 소스 영역 및 드레인 영역의 각폭이 서로 다른 박막 트랜지스터 및 이를 포함한 평판 표시 장치에 관한 것으로, 본 발명에 다른 박막 트랜지스터는 킹크 전류를 효과적으로 감소시킬 뿐만 아니라, 소자 동작시 수평 전계를 완화시켜 주고 밴드밴딩(Band bending)을 완화시켜 터널링에 의한 누설전류를 감소시키는 효과가 있다.박막 트랜지스터, 평판 표시 장치, 게이트 전극, 반도체층, 유기전계발광표시장치
Int. CL H01L 29/786 (2006.01)
CPC H01L 29/78696(2013.01) H01L 29/78696(2013.01) H01L 29/78696(2013.01) H01L 29/78696(2013.01)
출원번호/일자 1020060121693 (2006.12.04)
출원인 삼성에스디아이 주식회사, 재단법인서울대학교산학협력재단, 한민구
등록번호/일자 10-0811998-0000 (2008.03.03)
공개번호/일자
공고번호/일자 (20080310) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.12.04)
심사청구항수 19

출원인

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번호 이름 국적 주소
1 삼성에스디아이 주식회사 대한민국 경기도 용인시 기흥구
2 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구
3 한민구 대한민국 서울특별시 강남구

발명자

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번호 이름 국적 주소
1 한민구 대한민국 서울 강남구
2 남우진 대한민국 경기도 성남시 분당구
3 박중현 대한민국 서울시 관악구
4 신희선 대한민국 서울 용산구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구
2 삼성디스플레이 주식회사 경기 용인시 기흥구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2006.12.04 수리 (Accepted) 1-1-2006-0898843-33
2 의견제출통지서
Notification of reason for refusal		 2007.09.22 발송처리완료 (Completion of Transmission) 9-5-2007-0518183-87
3 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2007.11.22 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2007-0841699-75
4 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2007.11.22 수리 (Accepted) 1-1-2007-0841700-34
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.01.29 수리 (Accepted) 4-1-2008-5015497-73
6 등록결정서
Decision to grant		 2008.01.31 발송처리완료 (Completion of Transmission) 9-5-2008-0056182-62
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.03.13 수리 (Accepted) 4-1-2009-5048186-86
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2010.05.22 수리 (Accepted) 4-1-2010-5090730-68
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.02.10 수리 (Accepted) 4-1-2014-5017230-44
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.08.22 수리 (Accepted) 4-1-2014-5100909-62
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.20 수리 (Accepted) 4-1-2015-5036045-28
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번호 청구항
1 1
기판;상기 기판 상에 폭과 길이를 가진 층으로서, 순차적으로 소스영역, 제 1 채널영역, 제 1 도핑영역, 제 2 채널영역, 및 드레인영역을 포함하고, 상기 제 1 채널영역의 제 1 폭(W1)과 상기 제 2 채널영역의 제 2 폭(W2)이 서로 다르게 구비되는 반도체층;상기 반도체층 상에 형성된 게이트 절연층; 및 상기 게이트 절연층 상에, 상기 제 1 채널영역의 대향하는 위치에 형성된 제 1 게이트 전극와 상기 제 2 채널영역의 길이에 대향하는 위치에 형성된 제 2 게이트 전극를 포함하는 게이트 전극;을 포함하는 박막 트랜지스터
2 2
제 1 항에 있어서,상기 제 1 채널영역의 제 1 폭(W1)이 상기 제 2 채널영역의 제 2 폭(W2)보다 작은 것을 특징으로 하는 박막트랜지스터
3 3
제 1 항에 있어서,상기 제 1 채널영역의 제 1 폭(W1)과 상기 제 2 채널영역의 제 2 폭(W2)의 비는 1:1 내지 1:10 사이인 것을 특징으로 하는 박막 트랜지스터
4 4
제 1 항에 있어서,상기 소스영역의 폭은 상기 제 1 채널영역의 폭(W1)과 동일하고, 상기 드레인 영역의 폭은 상기 제 2 채널영역의 폭(W2)과 동일한 것을 특징으로 하는 박막 트랜지스터
5 5
제 1 항에 있어서,상기 제 1 채널영역의 길이(L1)와 상기 제 2 채널영역의 길이(L2)는 서로 다른 것을 특징으로 하는 박막 트랜지스터
6 6
제 1 항에 있어서, 상기 제 1 채널영역의 길이(L1)는 상기 제 2 채널영역의 길이(L2)보다 큰 것을 특징으로 하는 박막 트랜지스터
7 7
제 1 항에 있어서,상기 제 1 채널영역의 길이(L1)과 상기 제 2 채널영역의 길이 비는 1:1 내지 10:1 인 사이인 것을 특징으로 하는 박막 트랜지스터
8 8
제 1 항에 있어서,상기 제 1 게이트 전극의 폭은 상기 제 1 채널영역의 길이(L1)과 동일하고, 상기 제 2 게이트 전극의 폭은 상기 제 2 채널영역의 길이(L2)와 동일한 것을 특징으로 하는 박막 트랜지스터
9 9
제 1 항에 있어서,상기 제 1 도핑영역의 일측의 폭은 상기 제 1 채널영역의 제 1 폭(W1)과 동일하고, 타측의 폭은 상기 제 2 채널영역의 제 2 폭(W2)과 동일한 것을 특징으로 하는 박막 트랜지스터
10 10
제 1 항에 있어서,상기 반도체층은 다결정 또는 미세결정(nanocrystalline) 실리콘층인 것을 특징으로 하는 박막 트랜지스터
11 11
기판 상에 폭과 길이를 가진층으로서, 순차적으로 소스영역, 제 1 채널영역, 제 1 도핑영역, 제 2 채널영역, 및 드레인영역을 구비한 반도체층을 형성하면서, 상기 제 1 채널영역의 제 1 폭(W1)과 상기 제 2 채널영역의 제 2 폭(W2)을 서로 다르게 형성하는 단계;상기 반도체층 상에 게이트 절연층을 형성하는 단계; 및 상기 게이트 절연층 상에, 상기 제 1 채널영역의 길이에 대향하는 위치에 형성된 제 1 게이트 전극와 상기 제 2 채널영역의 길이에 대향하는 위치에 형성된 제 2 게이트 전극를 함하는 게이트 전극를 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법
12 12
제 11 항에 있어서,상기 반도체층은 레이저 또는 열로 어닐링하여 결정화하는 박막 트랜지스터의 제조방법
13 13
박막트랜지스터를 포함하는 평판표시장치에 있어서,상기 박막트랜지스터는,기판 상에 폭과 길이를 가진 층으로서, 순차적으로 소스영역, 제 1 채널영역, 제 1 도핑영역, 제 2 채널영역, 및 드레인영역을 포함하고, 상기 제 1 채널영역의 제 1 폭(W1)과 상기 제 2 채널영역의 제 2 폭(W2)이 서로 다르게 구비되는 반도체층;상기 반도체층 상에 형성된 게이트 절연층; 및 상기 게이트 절연층 상에, 상기 제 1 채널영역의 길이에 대향하는 위치에 형성된 제 1 게이트 전극와, 상기 제 2 채널영역의 길이에 대향하는 위치에 형성된 제 2 게이트 전극를 포함하는 게이트 전극;을 포함하는 것을 특징으로 하는 평판표시장치
14 14
제 13 항에 있어서,상기 제 1 채널영역의 제 1 폭(W1)이 상기 제 2 채널영역의 제 2 폭(W2)보다 작은 것을 특징으로 하는 평판표시장치
15 15
제 13 항에 있어서,상기 소스영역의 폭은 상기 제 1 채널영역의 폭(W1)과 동일하고, 상기 드레인 영역의 폭은 상기 제 2 채널영역의 폭(W2)과 동일한 것을 특징으로 하는 평판표시장치
16 16
제 13 항에 있어서,상기 제 1 채널영역의 길이(L1)와 상기 제 2 채널영역의 길이(L2)는 서로 다른 것을 특징으로 하는 평판표시장치
17 17
제 13 항에 있어서,상기 평판표시장치는 유기전계 발광표시장치인 것을 특징으로 하는 평판표시장치
18 18
제 13 항에 있어서,상기 반도체층은 다결정 또는 미세결정(nanocrystalline) 실리콘층인 것을 특징으로 하는 평판표시장치
19 19
제 13항의 평판표시장치를 포함하는 휴대용 전자기기
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.