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박막트랜지스터 및 그 제조방법과 이를 포함한평판표시장치

  • 기술번호 : KST2015159535
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 층간절연막(Inter Layer Dielectrics, ILD) 형성 시 발생되는 사이드 월(side-wall) 현상을 이용하여 활성영역과 소스/드레인 영역과의 접합부에 저농도 불순물 영역(lightly doped region)을 형성하는 구조 즉, LDD(Lightly doped drain) 구조를 구현함으로써, 추가 공정 없이 상기 활성영역과 소스/ 드레인 영역 접합부에 발생하는 접합부 결함을 치유할 수 있는 박막트랜지스터 및 그 제조방법과 이를 포함한 평판표시장치에 관한 것이다.
Int. CL H01L 29/786 (2006.01)
CPC H01L 29/78621(2013.01) H01L 29/78621(2013.01) H01L 29/78621(2013.01)
출원번호/일자 1020060121697 (2006.12.04)
출원인 삼성에스디아이 주식회사, 재단법인서울대학교산학협력재단, 한민구
등록번호/일자 10-0811997-0000 (2008.03.03)
공개번호/일자
공고번호/일자 (20080310) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.12.04)
심사청구항수 14

출원인

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번호 이름 국적 주소
1 삼성에스디아이 주식회사 대한민국 경기도 용인시 기흥구
2 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구
3 한민구 대한민국 서울특별시 강남구

발명자

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번호 이름 국적 주소
1 한민구 대한민국 서울 강남구
2 송인혁 대한민국 서울시 관악구
3 박중현 대한민국 서울시 관악구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)

최종권리자

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번호 이름 국적 주소
1 재단법인서울대학교산학협력재단 대한민국 서울특별시 관악구
2 삼성디스플레이 주식회사 경기 용인시 기흥구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2006.12.04 수리 (Accepted) 1-1-2006-0898847-15
2 의견제출통지서
Notification of reason for refusal		 2007.09.22 발송처리완료 (Completion of Transmission) 9-5-2007-0518187-69
3 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2007.11.19 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2007-0829407-89
4 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2007.11.19 수리 (Accepted) 1-1-2007-0829412-18
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.01.29 수리 (Accepted) 4-1-2008-5015497-73
6 등록결정서
Decision to grant		 2008.01.31 발송처리완료 (Completion of Transmission) 9-5-2008-0056181-16
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.03.13 수리 (Accepted) 4-1-2009-5048186-86
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2010.05.22 수리 (Accepted) 4-1-2010-5090730-68
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.02.10 수리 (Accepted) 4-1-2014-5017230-44
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.08.22 수리 (Accepted) 4-1-2014-5100909-62
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.20 수리 (Accepted) 4-1-2015-5036045-28
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판과, 활성영역, 소스/드레인 영역 및 저농도 불순물 영역을 구비하는 반도체층과;상기 활성영역과 중첩되도록 형성된 게이트 절연막 및 게이트 전극과;상기 소스/드레인 영역 및 게이트 전극 상에 형성되는 제 1 층간절연막과; 상기 제 1층간절연막 상에 형성되며, 상기 소스/드레인 영역의 일부가 노출되도록 하는 콘택홀이 구비된 제 2층간 절연막과;상기 콘택홀을 통해 소스/드레인 영역과 각각 접속하는 소스/ 드레인 전극이 포함되며,상기 제 1층간 절연막은 상기 게이트 전극, 게이트 절연막의 높이와 소스/드레인 영역 간의 높이 차이에 의해 상기 게이트 전극, 게이트 절연막의 측벽에 증착되는 양이 상기 소스/드레인 영역 상에 증착되는 양보다 더 많게 됨을 특징으로 하는 박막트랜지스터
2 2
제 1항에 있어서,상기 제 1층간 절연막은 200 ~ 2000Å의 두께로 증착됨을 특징으로 하는 박막트랜지스터
3 3
제 1항에 있어서,상기 제 2층간 절연막은 3000 ~ 4000Å의 두께로 증착됨을 특징으로 하는 박막트랜지스터
4 4
기판 상에 비정질 실리콘(a-Si)층이 증착되는 단계와;상기 비정질 실리콘층이 결정화되는 단계와;상기 결정화된 실리콘(Poly-Si)층이 식각되어 활성영역이 패터닝되고, 상기 패터닝된 결정화 실리콘층 상에 게이트 절연막, 게이트 전극이 순차적으로 형성되는 단계와;상기 게이트 전극 및 게이트 절연막이 식각되어 상기 결정화 실리콘층의 소스/드레인 영역이 노출되는 단계와;상기 게이트 전극 및 소스/ 드레인 영역 상에 제 1층간절연막이 형성되는 단계와;상기 제 1층간 절연막 상으로 불순물 이온이 주입되어 상기 소스/드레인 영역이 비정질화되고, 상기 게이트 전극, 게이트 절연막의 측벽 영역에 대응되는 결정화된 실리콘(poly-Si)층이 저농도 불순물 영역이 되는 단계와;상기 비정질화된 소스/드레인 영역의 실리콘 박막이 재결정화되고, 주입된 도펀트가 전기적으로 활성되는 단계와;상기 게이트 전극 및 소스/ 드레인 영역을 덮고, 상기 소스/ 드레인 영역의 일부가 노출되도록 하는 콘택홀이 구비된 제 2층간 절연막이 형성되고, 상기 콘택홀을 통해 소스/드레인 영역과 각각 접속하는 소스/ 드레인 전극이 형성되는 단계가 포함됨을 특징으로 하는 박막트랜지스터 제조 방법
5 5
제 4항에 있어서,상기 비정질 실리콘층의 증착 이후 400℃ 이상의 온도에서 열처리를 수행하여 수소를 제거하는 단계가 더 포함됨을 특징으로 하는 박막트랜지스터 제조방법
6 6
제 4항에 있어서,상기 비정질 실리콘의 결정화는 ELA(Excimer Laser Annealing), SLS(Sequential Lateral Solidification), 또는 MILC(Metal Induced Lateral Crystallization)법 중 하나를 통해 이루어짐을 특징으로 하는 박막트랜지스터 제조방법
7 7
제 4항에 있어서,상기 게이트 전극은 알루미늄(Al), 알루미늄 합금(Al alloy), 몰리브덴(Mo) 및 몰리브덴 합금(Mo alloy)으로 이루어진 군에서 선택되는 하나의 금속으로 형성됨을 특징으로 하는 박막트랜지스터 제조방법
8 8
제 4항에 있어서,상기 제 1층간 절연막은 200 ~ 2000Å의 두께로 증착됨을 특징으로 하는 박막트랜지스터 제조방법
9 9
제 8항에 있어서,상기 제 1층간 절연막은 상기 게이트 전극, 게이트 절연막의 높이와 소스/드레인 영역 간의 높이 차이에 의해 상기 게이트 전극, 게이트 절연막의 측벽에 증착되는 양이 상기 소스/드레인 영역 상에 증착되는 양보다 더 많게 됨을 특징으로 하는 박막트랜지스터 제조방법
10 10
제 4항에 있어서,상기 제 2층간 절연막은 3000 ~ 4000Å의 두께로 증착됨을 특징으로 하는 박막트랜지스터 제조방법
11 11
박막트랜지스터를 포함하는 평판표시장치에 있어서,상기 박막트랜지스터는,활성영역, 소스/드레인 영역 및 저농도 불순물 영역을 구비하는 반도체층과;상기 활성영역과 중첩되도록 형성된 게이트 절연막 및 게이트 전극과;상기 소스/드레인 영역 및 게이트 전극 상에 형성되는 제 1 층간절연막과; 상기 제 1층간절연막 상에 형성되며, 상기 소스/드레인 영역의 일부가 노출되도록 하는 콘택홀이 구비된 제 2층간 절연막과;상기 콘택홀을 통해 소스/드레인 영역과 각각 접속하는 소스/ 드레인 전극이 포함되며,상기 제 1층간 절연막은 상기 게이트 전극, 게이트 절연막의 높이와 소스/드레인 영역 간의 높이 차이에 의해 상기 게이트 전극, 게이트 절연막의 측벽에 증착되는 양이 상기 소스/드레인 영역 상에 증착되는 양보다 더 많게 됨을 특징으로 하는 평판표시장치
12 12
제 11항에 있어서,상기 제 1층간 절연막은 200 ~ 2000Å의 두께로 증착됨을 특징으로 하는 평판표시장치
13 13
제 11항에 있어서,상기 제 2층간 절연막은 3000 ~ 4000Å의 두께로 증착됨을 특징으로 하는 평판표시장치
14 14
제 11항에 의한 평판표시장치를 포함하는 휴대용 전자기기
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.