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비선택된 메모리 셀에서의 리키지(Leakage) 전류를 감소시키는 상변화 메모리 소자에 있어서,복수의 비트라인들; 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들; 각각의 상변화층을 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들; 및 상기 복수의 비트라인들 중 선택된 비트라인을 제외한 비선택된 비트라인들 및 상기 복수의 소스라인들 중 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 판독 전압과 반대 극성이며 상기 판독 전압 값의 1/4 값인 전압을 인가함으로써 상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점들에 배치된 비선택된 메모리 셀들에 0의 값인 전압이 인가되도록 하고, 상기 선택된 비트라인에 상기 판독 전압과 동일한 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하는 동시에 상기 선택된 소스라인에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가함으로써 상기 선택된 비트라인 및 상기 선택된 소스라인의 교차점에 배치된 선택된 메모리 셀에 상기 판독 전압이 인가되도록 하는 것을 특징으로 하는 제어부를 포함하는 상변화 메모리 소자
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제1항에 있어서,상기 제어부는, 상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점에 배치된 비선택된 메모리 셀들에 흐르는 리키지 전류를 감소시키는, 상변화 메모리 소자
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제1항에 있어서,상기 제어부는, 상기 선택된 비트라인 및 상기 비선택된 소스라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 3/4 값인 전압이 인가되도록 하고, 상기 선택된 소스라인 및 상기 비선택된 비트라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 1/4 값인 전압이 인가되도록 하는, 상변화 메모리 소자
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제5항에 있어서,상기 상변화 메모리 소자는, 상기 절반 선택된 메모리 셀들로 인한 리키지 전류를 감소시키기 위해, 상기 복수의 비트라인들의 개수보다 적은 개수의 상기 복수의 소스라인들을 포함하는, 상변화 메모리 소자
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복수의 비트라인들, 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들, 각각의 상변화층을 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 상변화 메모리 소자의 동작 방법에 있어서,상기 복수의 비트라인들 중 선택된 비트라인에 판독 전압과 동일한 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하고, 상기 복수의 소스라인들 중 선택된 소스라인에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하는 단계; 및 상기 복수의 비트라인들 중 상기 선택된 비트라인을 제외한 비선택된 비트라인들 및 상기 복수의 소스라인들 중 상기 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 1/4 값인 전압을 인가하는 단계를 포함하고, 상기 판독 전압 값의 절반 값인 전압을 인가하는 단계는, 상기 선택된 비트라인 및 상기 선택된 소스라인의 교차점에 배치된 선택된 메모리 셀에 상기 판독 전압이 인가되도록 하는 단계이고, 상기 판독 전압 값의 1/4 값인 전압을 인가하는 단계는, 상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점들에 배치된 비선택된 메모리 셀들에 0의 값인 전압이 인가되도록 하는 단계인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법
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제7항에 있어서,상기 0의 값인 전압이 인가되도록 하는 단계는, 상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점에 배치된 비선택된 메모리 셀들에 흐르는 리키지 전류를 감소시키는 단계인, 상변화 메모리 소자의 동작 방법
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제7항에 있어서,상기 판독 전압 값의 절반 값인 전압을 인가하는 단계 및 상기 판독 전압 값의 1/4 값인 전압을 인가하는 단계는, 상기 선택된 비트라인 및 상기 비선택된 소스라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 3/4 값인 전압이 인가되도록 하는 단계; 및 상기 선택된 소스라인 및 상기 비선택된 비트라인들의 교차점들에 배치된 절반 선택된(Half-selected) 메모리 셀들에 상기 판독 전압 값의 1/4 값인 전압이 인가되도록 하는 단계를 포함하는 상변화 메모리 소자의 동작 방법
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제7항에 있어서,상기 상변화 메모리 소자는, 상기 선택된 비트라인 및 상기 비선택된 소스라인들의 교차점들에 배치된 절반 선택된 메모리 셀들로 인한 리키지 전류를 감소시키기 위해, 상기 복수의 비트라인들의 개수보다 적은 개수의 상기 복수의 소스라인들을 포함하는, 상변화 메모리 소자의 동작 방법
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복수의 비트라인들, 상기 복수의 비트라인들과 교차하도록 배치되는 복수의 소스라인들, 각각의 상변화층을 포함하도록 구성된 채 상기 복수의 비트라인들 및 상기 복수의 소스라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들을 포함하는 상변화 메모리 소자에서 이용되는 비선택된 메모리 셀에서의 리키지(Leakage) 전류를 감소시키기 위한 제어부에 있어서, 상기 제어부는, 상기 복수의 비트라인들 중 선택된 비트라인에 판독 전압과 동일한 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가하고, 상기 복수의 소스라인들 중 선택된 소스라인에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 절반 값인 전압을 인가함으로써 상기 선택된 비트라인 및 상기 선택된 소스라인의 교차점에 배치된 선택된 메모리 셀에 상기 판독 전압이 인가되도록 하며, 상기 복수의 비트라인들 중 상기 선택된 비트라인을 제외한 비선택된 비트라인들 및 상기 복수의 소스라인들 중 상기 선택된 소스라인을 제외한 비선택된 소스라인들 각각에 상기 판독 전압과 반대 극성이며 상기 판독 전압 값의 1/4 값인 전압을 인가함으로써 상기 비선택된 비트라인들 및 상기 비선택된 소스라인들의 교차점들에 배치된 비선택된 메모리 셀들에 0의 값인 전압이 인가되도록 하는 것을 특징으로 하는, 제어부
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