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OTS의 스냅 백 현상을 개선하는 회로 소자 및 이를 포함하는 상변화 메모리 소자

  • 기술번호 : KST2020008685
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 OTS(Ovonic Threshold Switch)의 스냅 백 현상을 개선하는 회로 소자 및 이를 포함하는 상변화 메모리 소자가 개시된다. 일 실시예에 따르면, 상변화 메모리 소자는, 복수의 비트라인들에 대해 각각의 스위치 역할을 하는 복수의 비트라인 PMOS들; 복수의 소스라인들에 대해 각각의 스위치 역할을 하는 복수의 소스라인 NMOS들; OTS와 상변화층으로 각각 구성되어 상기 복수의 비트라인 PMOS들과 상기 복수의 소스라인 NMOS들 사이에 배치되는 복수의 메모리 셀들; 및 상기 복수의 비트라인 PMOS들 또는 상기 복수의 소스라인 NMOS들에 각각 배치된 채, 상기 복수의 메모리 셀들에서 각각 발생되는 스냅 백(Snap-back) 현상으로 인한 전류를 저장하는 복수의 커패시터들을 포함한다.
Int. CL G11C 13/00 (2006.01.01) H01L 45/00 (2006.01.01)
CPC G11C 13/0033(2013.01) G11C 13/0033(2013.01) G11C 13/0033(2013.01) G11C 13/0033(2013.01)
출원번호/일자 1020180136340 (2018.11.08)
출원인 한양대학교 산학협력단
등록번호/일자 10-2125731-0000 (2020.06.17)
공개번호/일자 10-2020-0053130 (2020.05.18) 문서열기
공고번호/일자 (20200623) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2018.11.08)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 송윤흡 서울특별시 성동구
2 최준태 서울특별시 성동구

대리인

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번호 이름 국적 주소
1 양성보 대한민국 서울특별시 강남구 선릉로***길 ** (논현동) 삼성빌딩 *층(피앤티특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한양대학교 산학협력단 서울특별시 성동구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2018.11.08 수리 (Accepted) 1-1-2018-1108010-15
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.05 수리 (Accepted) 4-1-2019-5155816-75
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.06 수리 (Accepted) 4-1-2019-5156285-09
4 선행기술조사의뢰서
Request for Prior Art Search		 2019.08.08 수리 (Accepted) 9-1-9999-9999999-89
5 선행기술조사보고서
Report of Prior Art Search		 2019.10.10 발송처리완료 (Completion of Transmission) 9-6-2019-0126978-11
6 의견제출통지서
Notification of reason for refusal		 2019.11.18 발송처리완료 (Completion of Transmission) 9-5-2019-0831777-10
7 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2020.01.20 수리 (Accepted) 1-1-2020-0061802-47
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2020.02.18 수리 (Accepted) 1-1-2020-0170470-16
9 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2020.02.18 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2020-0170471-51
10 등록결정서
Decision to grant		 2020.05.06 발송처리완료 (Completion of Transmission) 9-5-2020-0313864-03
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
OTS(Ovonic Threshold Switch)의 스냅 백 현상을 개선하는 상변화 메모리 소자에 있어서, 복수의 비트라인들에 대해 각각의 스위치 역할을 하는 복수의 비트라인 PMOS들; 복수의 소스라인들에 대해 각각의 스위치 역할을 하는 복수의 소스라인 NMOS들; OTS와 상변화층으로 각각 구성되어 상기 복수의 비트라인 PMOS들과 상기 복수의 소스라인 NMOS들 사이에 배치되는 복수의 메모리 셀들; 및 상기 복수의 비트라인 PMOS들 또는 상기 복수의 소스라인 NMOS들에 각각 배치된 채, 상기 복수의 메모리 셀들에서 각각 발생되는 스냅 백(Snap-back) 현상으로 인한 전류를 저장하여 상기 복수의 메모리 셀들에 각각 포함되는 복수의 상변화층들의 비정질화(Amorphization) 정도를 감소시키는 동시에, 상기 복수의 비트라인 PMOS들 중 선택된 비트라인 PMOS이 오프(Off) 상태로 설정되며 상기 복수의 소스라인 NMOS들 중 선택된 소스라인 NMOS가 온(On) 상태로 설정됨에 따라 상기 복수의 커패시터들 중 선택된 메모리 셀에 대응하는 커패시터에 저장된 전류가 상기 복수의 소스라인들 중 선택된 소스라인으로 흐르도록 하여 상기 선택된 메모리 셀에 대한 셋 백(Set-back) 동작을 수행함으로써 상기 복수의 상변화층들의 부분 비정질화를 개선하는 복수의 커패시터들을 포함하는 상변화 메모리 소자
2 2
삭제
3 3
제1항에 있어서,상기 복수의 커패시터들은, 상기 복수의 메모리 셀들에 대응하여 각각 배치되는, 상변화 메모리 소자
4 4
제1항에 있어서,상기 복수의 커패시터들은, 상기 복수의 소스라인 NMOS들에 대해 각각 병렬로 연결되며 배치되거나, 상기 복수의 메모리 셀들 및 상기 복수의 소스라인 NMOS들에 대해 각각 병렬로 연결되며 배치되는, 상변화 메모리 소자
5 5
삭제
6 6
복수의 비트라인들에 대해 각각의 스위치 역할을 하는 복수의 비트라인 PMOS들, 복수의 소스라인들에 대해 각각의 스위치 역할을 하는 복수의 소스라인 NMOS들, OTS와 상변화층으로 각각 구성되어 상기 복수의 비트라인 PMOS들과 상기 복수의 소스라인 NMOS들 사이에 배치되는 복수의 메모리 셀들 및 상기 복수의 비트라인 PMOS들 또는 상기 복수의 소스라인 NMOS들에 각각 배치되는 복수의 커패시터들을 포함하는 상변화 메모리 소자에서 스냅 백 현상을 개선하기 위한 동작 방법에 있어서, 상기 복수의 커패시터들 중 선택된 메모리 셀에 대응하는 커패시터에 상기 복수의 메모리 셀들 중 선택된 메모리 셀에서 각각 발생되는 스냅 백(Snap-back) 현상으로 인한 전류를 저장하여 상기 복수의 메모리 셀들에 각각 포함되는 복수의 상변화층들의 비정질화(Amorphization) 정도를 감소시키는 단계; 및 상기 복수의 비트라인 PMOS들 중 선택된 비트라인 PMOS가 오프(Off) 상태로 설정되고 상기 복수의 소스라인 NMOS들 중 선택된 소스라인 NMOS가 온(On) 상태로 설정됨에 응답하여, 상기 복수의 커패시터들 중 선택된 메모리 셀에 대응하는 커패시터에 저장된 전류를 상기 복수의 소스라인들 중 선택된 소스라인으로 흐르도록 하는 단계; 및 상기 선택된 소스라인으로 흐르는 전류를 이용하여 상기 선택된 메모리 셀에 대한 셋 백(Set-back) 동작을 수행하여 상기 복수의 상변화층들의 부분 비정질화를 개선하는 단계를 포함하는 상변화 메모리 소자에서 스냅 백 현상을 개선하기 위한 동작 방법
7 7
삭제
8 8
복수의 비트라인들에 대해 각각의 스위치 역할을 하는 복수의 비트라인 PMOS들, 복수의 소스라인들에 대해 각각의 스위치 역할을 하는 복수의 소스라인 NMOS들, OTS와 상변화층으로 각각 구성되어 상기 복수의 비트라인 PMOS들과 상기 복수의 소스라인 NMOS들 사이에 배치되는 복수의 메모리 셀들을 포함하는 상변화 메모리 소자에서 이용되는 스냅 백 현상을 개선하기 위한 회로 소자에 있어서, 상기 복수의 비트라인 PMOS들 또는 상기 복수의 소스라인 NMOS들에 각각 배치된 채, 상기 복수의 메모리 셀들에서 각각 발생되는 스냅 백(Snap-back) 현상으로 인한 전류를 저장하여 상기 복수의 메모리 셀들에 각각 포함되는 복수의 상변화층들의 비정질화(Amorphization) 정도를 감소시키고, 상기 복수의 비트라인 PMOS들 중 선택된 비트라인 PMOS이 오프(Off) 상태로 설정되며 상기 복수의 소스라인 NMOS들 중 선택된 소스라인 NMOS가 온(On) 상태로 설정됨에 따라 상기 복수의 커패시터들 중 선택된 메모리 셀에 대응하는 커패시터에 저장된 전류가 상기 복수의 소스라인들 중 선택된 소스라인으로 흐르도록 하여 상기 선택된 메모리 셀에 대한 셋 백(Set-back) 동작을 수행함으로써 상기 복수의 상변화층들의 부분 비정질화를 개선하는 복수의 커패시터들을 포함하는 회로 소자
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삭제
10 10
제8항에 있어서,상기 복수의 커패시터들은, 상기 복수의 메모리 셀들에 대응하여 각각 배치되는, 회로 소자
11 11
제8항에 있어서,상기 복수의 커패시터들은, 상기 복수의 소스라인 NMOS들에 대해 각각 병렬로 연결되며 배치되거나, 상기 복수의 메모리 셀들 및 상기 복수의 소스라인 NMOS들에 대해 각각 병렬로 연결되며 배치되는, 회로 소자
12 12
삭제
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 과학기술정보통신부 한양대학교 원천기술개발사업 / 나노·소재 기술개발사업 / 나노·소재원천기술개발사업 상변화 물질 기반 신경 세포 모방형 시냅스 소자, 아키텍처 원천 기술