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기판;상기 기판 상에 배치된 절연층;상기 절연층 상에 배치된 문턱전압 조절층;상기 문턱전압 조절층 상에 배치된 제1 반도체층; 및상기 문턱전압 조절층 상에 배치되어 상기 제1 반도체층의 일부를 덮는 제2 반도체층;을 포함하는 반도체 소자
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제1항에 있어서,상기 문턱전압 조절층은 강 유전체를 포함하는 반도체 소자
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제2항에 있어서,상기 기판 상에 배치된 게이트 전극을 포함하고, 상기 게이트 전극은 상기 절연층에 의해 둘러싸여져 배치되는 반도체 소자
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제3항에 있어서,상기 게이트 전극은 상기 제1 반도체층과 제2 반도체층과 수직으로 중첩 배치되는 반도체 소자
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제4항에 있어서,상기 게이트 전극의 폭은 상기 제1 반도체층과 제2 반도체층이 중첩된 영역의 폭과 대응되는 반도체 소자
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제1항에 있어서,상기 문턱전압 조절층은 플라즈마 처리된 그래핀을 포함하는 반도체 소자
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제6항에 있어서,상기 기판과 상기 절연층 사이에 게이트 전극을 포함하는 반도체 소자
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제1항에 있어서,상기 문턱전압 조절층 상의 일측에 배치된 소스 전극과 타측에 배치된 드레인 전극을 포함하는 반도체 소자
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9
제2항에 있어서,상기 기판 상에 배치된 게이트 전극을 포함하고, 상기 게이트 전극은 상기 절연층 상에 배치된 반도체 소자
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10
제9항에 있어서,상기 게이트 전극과 상기 제1 반도체층 사이에 트랩층이 형성되는 반도체 소자
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11
제10항에 있어서,상기 트랩층은 상기 제1 반도체층의 일부 또는 전체면과 중첩 배치되는 반도체 소자
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12
제10항에 있어서,상기 트랩층은 하나의 극성 또는 2개의 극성을 포함하는 반도체 소자
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제9항에 있어서,상기 게이트 전극과 상기 제2 반도층 사이에 트랩층이 형성되는 반도체 소자
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제9항에 있어서,상기 게이트 전극과 상기 제1 반도체층 및 제2 반도체층 사이에 트랩층이 배치되는 반도체 소자
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기판;상기 기판 상에 배치된 게이트 전극;상기 게이트 전극 상에 배치된 문턱전압 조절층;상기 기판 상에 배치된 절연층;상기 절연층과 상기 문턱전압 조절층 상에 배치된 제1 반도체층; 및상기 제1 반도체층 상에 배치된 제2 반도체층;을 포함하는 반도체 소자
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제15항에 있어서,상기 절연층은 상기 게이트 전극의 측면 및 상기 문턱전압 조절층의 측면과 접하는 반도체 소자
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제16항에 있어서,상기 절연층의 두께는 상기 게이트 전극의 두께와 상기 문턱전압 조절층의 두께의 합과 대응되는 반도체 소자
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18
기판;상기 기판 상의 일부 영역에 배치된 게이트 전극;상기 게이트 전극 상에 배치된 트랩층;상기 절연층과 상기 트랩층 상에 배치된 제1 반도체층; 및상기 제1 반도체층 상에 배치된 제2 반도체층;을 포함하는 반도체 소자
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19
제18항에 있어서,상기 기판 상에 배치된 절연층을 포함하고, 상기 절연층의 측면은 상기 게이트 전극의 측면과 상기 트랩층의 측면에 배치되는 반도체 소자
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제18항에 있어서,상기 게이트 전극 및 상기 트랩층은 복수개의 층을 이루어 서로 이격 배치되는 반도체 소자
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기판 상에 절연층을 형성하는 단계;상기 기판 상에 제1 전극을 형성하는 단계;상기 제1 전극과 상기 절연층 상에 문턱전압 조절층을 형성하는 단계;상기 문턱전압 조절층 상에 제1 반도체층을 형성하는 단계;상기 문턱전압 조절층 상에 상기 제1 반도체층의 일부를 덮도록 제2 반도체층을 형성하는 단계;상기 문턱전압 조절층 상의 일측에 제2 전극을 형성하는 단계; 및상기 문턱전압 조절층 상의 타측에 제3 전극을 형성하는 단계;를 포함하는 반도체 소자의 제조 방법
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