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제1 도전형 반도체 물질로 이루어진 바디; 제2 도전형 반도체 물질로 이루어지며, 상기 바디 상에 형성된 소스 및 드레인; 상기 바디 상에 게이트 절연막을 사이에 두고 형성된 제1 게이트; 상기 바디를 사이에 두고 상기 제1 게이트와 대향하도록 형성된 제2 게이트; 및상기 바디와 제2 게이트 사이에 형성된 전하저장층을 갖는 절연막 스택을 포함하는 반도체 소자
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제1항에 있어서, 상기 소스 및 드레인이 플로팅된 상태에서, 제1 게이트와 제2 게이트 간의 전위차에 의해 상기 제1 게이트로부터 제2 게이트로의 전계가 형성된 경우 상기 제1 게이트에서 터널링된 전자가 제2 게이트 방향으로 터널링되는 것을 특징으로 하는 반도체 소자
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제1항에 있어서, 상기 절연막 스택은, 상기 전하저장층 상에 형성된 제1 스택 절연막; 및상기 전하저장층을 사이에 두고 상기 제1 스택 절연막과 대향하도록 형성된 제2 스택 절연막을 더 포함하는 반도체 소자
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제3항에 있어서, 상기 제1 스택 절연막은, 각 절연막이 손상되지 않게 하는 제1 게이트와 제2 게이트 간의 전위차에 의해 전계가 형성된 경우, 상기 제1 게이트의 전하가 상기 제2 게이트 방향으로 터널링할 수 있도록 구성된 반도체 소자
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제4항에 있어서, 상기 제1 스택 절연막은, 7nm 미만의 두께를 갖는 것을 특징으로 하는 반도체 소자
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제4항에 있어서, 상기 제1 스택 절연막은, 상기 전계가 소멸한 경우에, 상기 전하저장층 내 터널링된 전하가 유출되지 않도록 더 구성된 것을 특징으로 하는 반도체 소자
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제6항에 있어서, 상기 제1 스택 절연막은, 3nm 이상의 두께를 갖는 것을 특징으로 하는 반도체 소자
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제3항에 있어서, 상기 제2 스택 절연막은, 각 절연막이 손상되지 않게 하는 상기 제1 게이트와 제2 게이트 간의 전위차에 의해 전계가 형성된 경우, 상기 제1 게이트의 전하가 상기 제2 게이트 방향으로 터널링하는 것을 억제하도록 구성된 것을 특징으로 하는 반도체 소자
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9
제8항에 있어서, 상기 제2 스택 절연막은, 8nm 이상의 두께를 갖는 것을 특징으로 하는 반도체 소자
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제1항 내지 제9항 중 어느 하나의 항에 있어서, 상기 바디는 다결정 반도체 물질, 비정질 반도체 물질 및 이들의 조합 중 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자
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복수의 상기 제1항의 반도체 소자를 시냅스 셀로 갖는 뉴럴 네트워크에 있어서, 상기 뉴럴 네트워크는: 시냅스 블록으로서, 제1 반도체 소자 및 제2 반도체 소자를 포함한 제1 시냅스 어레이; 및 제3 반도체 소자 및 제4 반도체 소자를 포함한 제2 시냅스 어레이를 포함하고, 각 시냅스 어레이는 서로 다른 반도체 소자의 드레인이 인접하도록 구성된, 시냅스 블록;각 시냅스 어레이의 드레인 영역과 전기적으로 연결된 드레인 라인;각 시냅스 어레이의 제1 게이트와 전기적으로 연결된 제1 게이트 라인; 및상기 제1 시냅스 어레이의 소스 영역 및 제2 시냅스 어레이의 소스 영역과 전기적으로 연결된 소스 라인; 을 포함하되, 상기 드레인 라인 및 제1 게이트 라인은 이전 뉴런으로부터 입력 신호를 수신하고, 상기 소스 라인은 상기 시냅스 블록에서의 연산 결과를 출력 신호로 다음 뉴런에 출력하는 것을 특징으로 하는 뉴럴 네트워크
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제11항에 있어서, 상기 시냅스 블록은:상기 입력 신호를 수신하면, 각 반도체 소자별로 상기 입력 신호 및 미리 설정된 가중치에 기초한 소스 신호를 각각 형성하도록 구성된 뉴럴 네트워크
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제12항에 있어서, 상기 출력 신호는 각 반도체 소자별 소스 신호의 합산인 것을 특징으로 하는 뉴럴 네트워크
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제11항에 있어서, 상기 시냅스 블록은, 상기 이전 뉴런, 다음 뉴런 및 시냅스 블록 사이의 전기적 연결을 온/오프하는 제1 스위칭 소자를 통해 이전 뉴런과 다름 뉴런을 연결하고, 상기 제1 시냅스 어레이의 제2 게이트 및 제2 시냅스 어레이의 제2 게이트와 전기적으로 연결된 제2 게이트 라인; 및 상기 제어 회로와 시냅스 블록 사이의 전기적 연결을 온/오프하는 제2 스위칭 소자를 통해, 상기 복수의 라인 중 적어도 일부를 통해 반도체 소자를 제어하는 제어 회로에 더 연결되는 것을 특징으로 하는 뉴럴 네트워크
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제11항에 있어서, 상기 연산 결과의 출력은 상기 제1 스위칭 소자의 온 상태 및 상기 제2 스위칭 소자의 오프 상태에서 수행되고, 상기 제어 회로의 동작은 상기 제1 스위칭 소자의 오프 상태 및 상기 제2 스위칭 소자의 온 상태에서 수행되는 것을 특징으로 하는 뉴럴 네트워크
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복수의 반도체 소자를 포함한 시냅스 어레이 내 타겟 반도체 소자의 시냅스 가중치를 설정하는 방법에 있어서, 상기 터널링에 따른 상기 제1 반도체 소자의 가중치 설정 이후에, 상기 타겟 반도체 소자 내 전하의 터널링을 위한 전계를 형성하도록 상기 타겟 반도체 소자의 제1 및 제2 게이트 간의 전위차를 제어하는 단계; 상기 타겟 반도체 소자의 제1 게이트와 제어 회로 간의 제1 게이트 라인을 공유하는, 다른 반도체 소자 내 전하의 터널링을 방지하기 위해 상기 다른 반도체 소자의 제2 게이트의 전압을 제어하는 단계; 상기 타겟 반도체 소자의 제2 게이트와 제어 회로 간의 제2 게이트 라인을 공유하는, 또 다른 반도체 소자 내 전하의 터널링을 방지하기 위해 상기 또 다른 반도체 소자의 제1 게이트의 전압을 제어하는 단계를 포함하는 방법
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제16항에 있어서, 상기 타겟 반도체 소자의 제1 및 제2 게이트 간의 전위차를 제어하는 단계는, 타겟 반도체 소자의 제2 게이트에 제1 전압을 인가하는 단계; 및상기 타겟 반도체 소자의 제1 게이트에 제2 전압을 인가하는 단계;를 포함하되, 상기 타겟 반도체 소자의 제1 및 제2 게이트 간의 전위차는 상기 제1 게이트의 전자가 상기 제2 게이트 방향으로의 터널링을 위해 채널을 형성하게 하는 것을 특징으로 하는 방법
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제16항에 있어서, 상기 다른 반도체 소자의 제2 게이트의 전압을 제어하는 단계는, 상기 다른 반도체 소자의 제2 게이트에 상기 타겟 반도체 소자의 제1 게이트의 전압과 동일한 전압을 인가하는 단계를 포함하는 방법
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제16항에 있어서, 상기 또 다른 반도체 소자의 제1 게이트의 전압을 제어하는 단계는, 상기 타겟 반도체 소자의 제1 및 제2 게이트 간의 전위차 보다 낮도록 상기 또 다른 반도체 소자의 제1 게이트에 제3 전압을 인가하는 단계를 포함하는 방법
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제19항에 있어서, 상기 제3 전압은, 상기 또 다른 반도체 소자의 제1 및 제2 게이트 간의 전위차가 상기 제1 반도체 소자의 제1 및 제2 게이트 간의 전위차의 40 내지 60%로 되게 하는 전압인 것을 특징으로 하는 방법
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