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반도체 칩의 레이아웃 방법에 있어서,레이아웃을 설계하는 단계;상기 레이아웃에 기초하여 에어리얼 이미지(aerial image)를 생성하는 단계;제1 머신 러닝 모델을 이용하여, 상기 에어리얼 이미지에 기초하여 예측 SEM(Scanning Electron Microscope) 이미지를 결정하는 단계;제2 머신 러닝 모델을 이용하여, 상기 레이아웃에 기초하여 타겟 SEM 이미지를 결정하는 단계;상기 예측 SEM 이미지 및 상기 타겟 SEM 이미지를 비교한 결과에 기초하여 상기 반도체 칩의 결함을 예측하는 단계; 및상기 예측된 결함에 기초하여 상기 레이아웃을 수정하는 단계를 포함하는 방법
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제1항에 있어서,복수의 샘플 에어리얼 이미지들, 및 상기 복수의 샘플 에어리얼 이미지들과 동일한 위치에 대응하는 복수의 제1 샘플 SEM 이미지들을 이용하여 머신 러닝을 수행함으로써 상기 제1 머신 러닝 모델을 생성하는 단계를 더 포함하는 방법
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제2항에 있어서,복수의 레이아웃들, 및 상기 복수의 레이아웃들과 동일한 위치에 대응하는 복수의 제2 샘플 SEM 이미지들을 이용하여 머신 러닝을 수행함으로써 상기 제2 머신 러닝 모델을 생성하는 단계를 더 포함하는 방법
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제3항에 있어서,상기 제1 샘플 SEM 이미지들과 상기 제2 샘플 SEM 이미지들은 서로 동일한 이미지인방법
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제3항에 있어서,상기 제1 샘플 SEM 이미지들과 상기 제2 샘플 SEM 이미지들은 서로 다른 영역의 이미지인방법
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제3항에 있어서,상기 제2 샘플 이미지들은 결함이 없는 SEM 이미지들로 구성되는방법
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제3항에 있어서,상기 반도체 칩의 영역은 복수의 단위 영역들을 포함하고,상기 복수의 샘플 에어리얼 이미지들, 상기 복수의 샘플 레이아웃들, 상기 복수의 제1 샘플 SEM 이미지들, 및 상기 복수의 제2 샘플 SEM 이미지들은 상기 복수의 단위 영역들에 대응하는방법
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제1항에 있어서,상기 반도체 칩의 결함을 예측하는 단계는상기 예측 SEM 이미지 및 상기 타겟 SEM 이미지를 중첩시키는 단계; 및상기 예측 SEM 이미지에서 상기 타겟 SEM 이미지와 중첩되지 않는 위치를 결함 위치로 예측하는 단계를 포함하는 방법
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반도체 칩을 제조하는 방법에 있어서,레이아웃을 설계하는 단계;제1 머신 러닝 모델을 이용하여, 상기 레이아웃에 기초하여 생성된 에어리얼 이미지에 기초하여 예측 SEM(Scanning Electron Microscope) 이미지를 결정하는 단계;상기 예측 SEM 이미지에 기초하여 상기 반도체 칩의 결함을 예측하고, 상기 예측된 결함에 기초하여 수정 레이아웃을 생성하는 단계;상기 수정 레이아웃에 대해 OPC(Optical Proximity Correction)을 수행하여 최종 레이아웃을 생성하는 단계;상기 최종 레이아웃을 이용하여 마스크를 제조하는 단계; 및상기 마스크를 이용하여 반도체 칩을 제조하는 단계를 포함하는 방법
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반도체 칩의 레이아웃을 생성하는 컴퓨팅 장치에 있어서,적어도 하나의 인스트럭션을 저장하는 메모리; 및상기 적어도 하나의 인스트럭션을 실행하는 프로세서를 포함하고,상기 프로세서는레이아웃을 설계하고, 상기 레이아웃에 기초하여 에어리얼 이미지를 생성하며, 제1 머신 러닝 모델을 이용하여 상기 에어리얼 이미지에 기초하여 예측SEM(Scanning Electron Microscope) 이미지를 결정하고, 제2 머신 러닝 모델을 이용하여 상기 레이아웃에 기초하여 타겟 SEM 이미지를 결정하며, 상기 예측 SEM 이미지 및 상기 타겟 SEM 이미지를 비교한 결과에 따라 상기 레이아웃을 수정하는컴퓨팅 장치
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