| 1 |
1
PMOSFET 영역 및 NMOSFET 영역을 포함하는 기판;상기 PMOSFET 영역 상의 제1 활성 패턴들;상기 NMOSFET 영역 상의 제2 활성 패턴들;상기 제1 및 제2 활성 패턴들을 가로지르며 제1 방향으로 연장되는 게이트 전극들; 및상기 게이트 전극들 상에 배치되고, 상기 제1 방향으로 연장되는 제1 배선들을 포함하되,상기 게이트 전극들은 제1 피치(P1)에 따라 상기 제1 방향에 교차하는 제2 방향으로 배열되고,상기 제1 배선들은 제2 피치(P2)에 따라 상기 제2 방향으로 배열되며,상기 제2 피치(P2)는 상기 제1 피치(P1)보다 작은 반도체 소자
|
| 2 |
2
제1항에 있어서,상기 제1 배선들은 라우팅 배선 및 내부 배선을 포함하고,평면적 관점에서, 상기 내부 배선은 상기 PMOSFET 영역으로부터 상기 NMOSFET 영역으로 연장되고,상기 내부 배선은 상기 제1 활성 패턴들과 상기 제2 활성 패턴들을 서로 전기적으로 연결하며,평면적 관점에서, 상기 내부 배선의 일 단은 상기 PMOSFET 영역 상에 위치하고,평면적 관점에서, 상기 내부 배선의 타 단은 상기 NMOSFET 영역 상에 위치하는 반도체 소자
|
| 3 |
3
제2항에 있어서,상기 PMOSFET 영역 및 상기 NMOSFET 영역은 하나의 로직 셀을 구성하고,상기 라우팅 배선은 상기 로직 셀의 경계를 넘어 다른 로직 셀 상으로 연장되는 반도체 소자
|
| 4 |
4
제2항에 있어서,상기 라우팅 배선과 상기 내부 배선간의 간격은 n×P2 이며,상기 n은 1 이상의 정수인 반도체 소자
|
| 5 |
5
제1항에 있어서,상기 게이트 전극들은 상기 제1 방향으로 연장되는 가상의 게이트 트랙들에 맞추어 정렬되고,상기 제1 배선들은 상기 제1 방향으로 연장되는 가상의 배선 트랙들에 맞추어 정렬되며,서로 인접하는 상기 게이트 트랙들 사이의 거리는 상기 제1 피치(P1)이고,서로 인접하는 상기 배선 트랙들 사이의 거리는 상기 제2 피치(P2)인 반도체 소자
|
| 6 |
6
제1항에 있어서,상기 기판 상에, 상기 제1 및 제2 활성 패턴들 및 상기 게이트 전극들을 덮는 층간 절연막;상기 층간 절연막 내의 활성 콘택들 및 게이트 콘택들을 더 포함하되,상기 제1 및 제2 활성 패턴들은:상기 게이트 전극들 아래의 채널 영역들; 및상기 채널 영역들 사이의 소스/드레인 영역들을 포함하고,상기 활성 콘택들은 상기 소스/드레인 영역들과 연결되고,상기 게이트 콘택들은 상기 게이트 전극들과 연결되는 반도체 소자
|
| 7 |
7
제6항에 있어서,상기 활성 콘택들과 상기 제1 배선들 사이 및 상기 게이트 콘택들과 상기 제1 배선들 사이에 개재된 제2 배선들을 더 포함하되,상기 제2 배선들은 상기 제2 방향으로 연장되고,상기 제2 배선들은 상기 활성 콘택들 및 상기 게이트 콘택들을 상기 제1 배선들과 전기적으로 연결하는 반도체 소자
|
| 8 |
8
기판 상의 제1 로직 셀 및 제2 로직 셀을 포함하되,상기 제1 로직 셀 및 상기 제2 로직 셀은 서로 동일한 로직 회로를 포함하고,각각의 상기 제1 및 제2 로직 셀들은:상기 PMOSFET 영역 및 상기 NMOSFET 영역을 가로지르며 제1 방향으로 연장되는 게이트 전극; 및상기 게이트 전극 상에 배치되고, 상기 제1 방향으로 연장되는 내부 배선을 포함하고,상기 내부 배선은 상기 로직 회로를 구성하는 배선이며,평면적 관점에서, 상기 제1 로직 셀의 상기 내부 배선이 상기 제1 로직 셀의 상기 게이트 전극으로부터 오프셋된 거리는, 상기 제2 로직 셀의 상기 내부 배선이 상기 제2 로직 셀의 상기 게이트 전극으로부터 오프셋된 거리와 다른 반도체 소자
|
| 9 |
9
제8항에 있어서,상기 내부 배선은 상기 PMOSFET 영역의 PMOS 트랜지스터와 상기 NMOSFET 영역의 NMOS 트랜지스터를 서로 전기적으로 연결하는 반도체 소자
|
| 10 |
10
제8항에 있어서,평면적 관점에서, 상기 내부 배선의 일 단은 상기 PMOSFET 영역 상에 위치하고,평면적 관점에서, 상기 내부 배선의 타 단은 상기 NMOSFET 영역 상에 위치하는 반도체 소자
|
| 11 |
11
제8항에 있어서,상기 제1 로직 셀의 상기 내부 배선의 형태는 상기 제2 로직 셀의 상기 내부 배선의 형태와 실질적으로 동일한 반도체 소자
|
| 12 |
12
제8항에 있어서,각각의 상기 제1 및 제2 로직 셀들은, 상기 내부 배선과 동일한 레벨에 배치되고 상기 제1 방향으로 연장되는 라우팅 배선을 더 포함하고,상기 라우팅 배선은 각각의 상기 제1 및 제2 로직 셀들을 다른 로직 셀과 연결하는 반도체 소자
|
| 13 |
13
제12항에 있어서,각각의 상기 제1 및 제2 로직 셀들 내의 상기 게이트 전극은 복수개로 제공되고,상기 게이트 전극들은 제1 피치(P1)에 따라 상기 제1 방향에 교차하는 제2 방향으로 배열되고,상기 내부 배선 및 상기 라우팅 배선은 제2 피치(P2)에 따라 상기 제2 방향으로 배열되며,상기 제2 피치(P2)는 상기 제1 피치(P1)보다 작은 반도체 소자
|
| 14 |
14
제8항에 있어서,각각의 상기 제1 및 제2 로직 셀들은, 상기 게이트 전극과 상기 내부 배선 사이에 개재된 제1 배선을 더 포함하고,상기 제1 배선은 상기 제1 방향에 교차하는 제2 방향으로 연장되며,상기 제1 로직 셀 내에서 상기 제1 배선의 배치는, 상기 제2 로직 셀 내에서 상기 제1 배선의 배치와 실질적으로 동일한 반도체 소자
|
| 15 |
15
제8항에 있어서,상기 제1 로직 셀의 상기 게이트 전극과 상기 제2 로직 셀의 상기 게이트 전극은, 상기 로직 회로에 있어서 동일한 게이트를 구성하는 반도체 소자
|
| 16 |
16
반도체 소자의 레이아웃을 설계하는 것; 및상기 레이아웃을 이용하여 기판 상에 패턴들을 형성하는 것을 포함하되,상기 레이아웃을 설계하는 것은:표준 셀들을 배치하는 것;적어도 하나의 상기 표준 셀들 내의 내부 배선 패턴을 배선 패턴 트랙들에 맞추어 재정렬하는 것; 및상기 배선 패턴 트랙들에 맞추어 라우팅 패턴들을 배치하여, 표준 셀들을 라우팅하는 것을 포함하는 반도체 소자의 제조 방법
|
| 17 |
17
제16항에 있어서,상기 표준 셀들 각각은 게이트 패턴 트랙들에 맞추어 정렬된 게이트 패턴들을 포함하고,서로 인접하는 상기 배선 패턴 트랙들간의 거리는 제1 거리이며,서로 인접하는 상기 게이트 패턴 트랙들간의 거리는 제2 거리이고,상기 제1 거리는 상기 제2 거리보다 작은 반도체 소자의 제조 방법
|
| 18 |
18
제17항에 있어서,상기 게이트 패턴들, 상기 내부 배선 패턴 및 상기 라우팅 패턴들은 제1 방향으로 연장되는 라인 형태 또는 바 형태를 갖는 반도체 소자의 제조 방법
|
| 19 |
19
제16항에 있어서,상기 내부 배선 패턴 및 상기 라우팅 패턴들은 동일한 레벨에 배치되는 반도체 소자의 제조 방법
|
| 20 |
20
제16항에 있어서,서로 인접하는 상기 배선 패턴 트랙들간의 거리는 제1 거리이며,상기 내부 배선 패턴이 재정렬되면서 이동하는 최대 거리는, 상기 제1 거리의 절반인 반도체 소자의 제조 방법
|
