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호스트 프로세서;통신 인터페이스를 기반으로 상기 호스트 프로세서와 통신을 수행하도록 구성된 복수의 가속기들; 및인터커넥션 네트워크(interconnection network)를 통해 상기 복수의 가속기들과 연결된 복수의 메모리 노드(node)들을 포함하고,상기 복수의 가속기들 중 제1 가속기와 상기 복수의 메모리 노드들 중 제1 메모리 노드 사이에 제1 데이터 링크(link)가 형성되고, 상기 제1 가속기와 상기 복수의 메모리 노드들 중 제2 메모리 노드 사이에 제2 데이터 링크가 형성되는 컴퓨팅 시스템
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제 1 항에 있어서,상기 복수의 가속기들 중 제2 가속기와 상기 제1 메모리 노드 사이에 제3 데이터 링크가 형성되고, 상기 제2 가속기와 상기 복수의 메모리 노드들 중 제3 메모리 노드 사이에 제4 데이터 링크가 형성되는 컴퓨팅 시스템
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제 2 항에 있어서,상기 제1 가속기 및 상기 제2 가속기는 상기 제1 메모리 노드를 통해 서로 데이터를 직접 전달하는 컴퓨팅 시스템
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제 2 항에 있어서,상기 제1 메모리 노드는,상기 제1 데이터 링크를 통해 상기 제1 가속기로부터 전달된 데이터를 저장하거나 저장된 데이터를 상기 제1 가속기로 전달하도록 구성된 제1 메모리 모듈; 및상기 제3 데이터 링크를 통해 상기 제2 가속기로부터 전달된 데이터를 저장하거나 저장된 데이터를 상기 제2 가속기로 전달하도록 구성된 제2 메모리 모듈을 포함하는 컴퓨팅 시스템
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제 4 항에 있어서,상기 제1 메모리 모듈은 상기 제1 가속기가 상기 제1 메모리 모듈에 직접 접근하도록 작동하는 제1 DMA(direct memory access) 엔진을 포함하고,상기 제2 메모리 모듈은 상기 제2 가속기가 상기 제2 메모리 모듈에 직접 접근하도록 작동하는 제2 DMA 엔진을 포함하는 컴퓨팅 시스템
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제 4 항에 있어서,상기 제1 메모리 노드는 특정 프로토콜(protocol)에 따라 상기 제1 메모리 모듈 및 상기 제2 메모리 모듈에 저장된 데이터를 전송하도록 구성된 프로토콜 엔진을 더 포함하는 컴퓨팅 시스템
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제 4 항에 있어서,상기 제1 메모리 노드는 상기 제1 메모리 모듈 및 상기 제2 메모리 모듈에 저장된 데이터를 부호화하도록 구성된 부호화기를 더 포함하는 컴퓨팅 시스템
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제 4 항에 있어서,상기 제1 메모리 노드는 상기 제1 메모리 모듈 및 상기 제2 메모리 모듈에 저장된 데이터를 압축하도록 구성된 압축기를 더 포함하는 컴퓨팅 시스템
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제 1 항에 있어서,상기 인터커넥션 네트워크는 링형 네트워크(ring network)를 포함하는 컴퓨팅 시스템
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제 1 항에 있어서,상기 제1 가속기는 상기 제1 메모리 노드 및 상기 제2 메모리 노드를 이용하여 딥 러닝(deep learning)을 수행하는 컴퓨팅 시스템
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복수의 입력 데이터에 대한 학습 명령을 생성하도록 구성된 호스트 프로세서;상기 학습 명령에 응답하여 뉴럴 네트워크 변수들을 기반으로 상기 복수의 입력 데이터 중 제1 입력 데이터에 대한 연산을 수행하고, 제1 연산 결과 및 제2 연산 결과를 생성하도록 구성된 제1 가속기;제1 데이터 링크를 통해 상기 제1 가속기로부터 전달된 상기 제1 연산 결과를 저장하도록 구성된 제1 메모리 노드; 및제2 데이터 링크를 통해 상기 제1 가속기로부터 전달된 상기 제2 연산 결과를 저장하도록 구성된 제2 메모리 노드를 포함하는 컴퓨팅 시스템
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제 11 항에 있어서,상기 학습 명령에 응답하여 뉴럴 네트워크 변수들을 기반으로 상기 복수의 입력 데이터 중 제2 입력 데이터에 대한 연산을 수행하고, 제3 연산 결과 및 제4 연산 결과를 생성하도록 구성된 제2 가속기; 및제3 데이터 링크를 통해 상기 제2 가속기로부터 전달된 상기 제4 연산 결과를 저장하도록 구성된 제3 메모리 노드를 더 포함하고,상기 제1 메모리 노드는 제4 데이터 링크를 통해 상기 제2 가속기로부터 전달된 상기 제3 연산 결과를 저장하는 컴퓨팅 시스템
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13
제 12 항에 있어서,상기 제1 메모리 노드는,상기 제1 데이터 링크를 통해 상기 제1 연산 결과를 저장하도록 구성된 제1 메모리 모듈; 및상기 제4 데이터 링크를 통해 상기 제3 연산 결과를 저장하도록 구성된 제2 메모리 모듈을 포함하는 컴퓨팅 시스템
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제 13 항에 있어서,상기 제1 메모리 모듈은 상기 제1 가속기가 상기 제1 메모리 모듈에 직접 접근하도록 작동하는 제1 DMA(direct memory access) 엔진을 포함하고,상기 제2 메모리 모듈은 상기 제2 가속기가 상기 제2 메모리 모듈에 직접 접근하도록 작동하는 제2 DMA 엔진을 포함하는 컴퓨팅 시스템
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제 13 항에 있어서,상기 제1 메모리 노드는 특정 프로토콜(protocol)에 따라 상기 제1 메모리 모듈에 저장된 상기 제1 연산 결과를 상기 제1 가속기로 전달하고, 상기 제2 메모리 모듈에 저장된 상기 제3 연산 결과를 상기 제2 가속기로 전달하도록 구성된 프로토콜 엔진을 더 포함하는 컴퓨팅 시스템
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제 11 항에 있어서,상기 제1 가속기는 상기 제1 메모리 노드에 저장된 제1 연산 결과 및 상기 제2 메모리 노드에 저장된 상기 제2 연산 결과를 이용하여 상기 뉴럴 네트워크 변수들을 업데이트하는 컴퓨팅 시스템
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호스트 프로세서;통신 인터페이스를 기반으로 상기 호스트 프로세서와 통신을 수행하도록 구성된 복수의 가속기들; 및인터커넥션 네트워크(interconnection network)를 통해 상기 복수의 가속기들과 연결된 복수의 메모리 노드(node)들을 포함하고,상기 복수의 메모리 노드들 중 제1 메모리 노드와 상기 복수의 가속기들 중 제1 가속기 사이에 제1 데이터 링크(link)가 형성되고, 상기 제1 메모리 노드와 상기 복수의 가속기들 중 제2 가속기 사이에 제2 데이터 링크가 형성되는 컴퓨팅 시스템
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제 17 항에 있어서,상기 제1 가속기 및 상기 제2 가속기는 상기 제1 메모리 노드를 통해 서로 데이터를 직접 전달하는 컴퓨팅 시스템
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제 17 항에 있어서,상기 제1 메모리 노드는,상기 제1 데이터 링크를 통해 상기 제1 가속기로부터 전달된 데이터를 저장하거나 저장된 데이터를 상기 제1 가속기로 전달하도록 구성된 제1 메모리 모듈; 및상기 제2 데이터 링크를 통해 상기 제2 가속기로부터 전달된 데이터를 저장하거나 저장된 데이터를 상기 제2 가속기로 전달하도록 구성된 제2 메모리 모듈을 포함하는 컴퓨팅 시스템
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제 19 항에 있어서,상기 제1 메모리 모듈은 상기 제1 가속기가 상기 제1 메모리 모듈에 직접 접근하도록 작동하는 제1 DMA(direct memory access) 엔진을 포함하고,상기 제2 메모리 모듈은 상기 제2 가속기가 상기 제2 메모리 모듈에 직접 접근하도록 작동하는 제2 DMA 엔진을 포함하는 컴퓨팅 시스템
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