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샘플앤홀드 공유에 기반하는 2단 플래시 ADC

  • 기술번호 : KST2021000157
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 샘플앤홀드(Sample and Hold) 공유에 기반하는 2단 플래시 ADC(Two-Step flash Analog-to-Digital Converter)를 개시한다. 본 실시예는, CADC(coarse ADC)와 FADC(fine ADC)가, Cap-DAC(Capacitive DAC)이 수행하는 샘플앤홀드(Sample and Hold)를 공유함으로써, 입력 임피던스 부정합(impedance mismatch)에 기인하는 오차를 개선하는 것이 가능한 2단 플래시 ADC(Analog-to-Digital Converter)를 제공한다.
Int. CL H03M 1/12 (2006.01.01)
CPC H03M 1/1245(2013.01) H03M 1/123(2013.01)
출원번호/일자 1020190168877 (2019.12.17)
출원인 한국과학기술원
등록번호/일자 10-2199016-0000 (2020.12.30)
공개번호/일자
공고번호/일자 (20210106) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2019.12.17)
심사청구항수 11

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 류승탁 대전광역시 유성구
2 오동렬 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 이철희 대한민국 서울특별시 강남구 도곡로**길 **(역삼동) 베리타스빌딩, *-*층(베리타스국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2019.12.17 수리 (Accepted) 1-1-2019-1304333-23
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
3 선행기술조사의뢰서
Request for Prior Art Search		 2020.05.15 수리 (Accepted) 9-1-9999-9999999-89
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
5 선행기술조사보고서
Report of Prior Art Search		 2020.08.11 발송처리완료 (Completion of Transmission) 9-6-2020-0144787-33
6 등록결정서
Decision to grant		 2020.10.26 발송처리완료 (Completion of Transmission) 9-5-2020-0737986-97
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기준전압(reference voltage)를 제공하는 저항 스트링;상기 기준전압 및 샘플앤홀드(Sample and Hold)된 입력전압을 기반으로 상위 데이터를 생성하는 CADC(Coarse Analog-to-Digital Converter);상기 입력전압을 샘플앤홀드(Sample and Hold)하여 상기 CADC에게 제공하고, 상기 상위 데이터 및 상기 입력전압을 기반으로 잔차전압(residue voltage)을 생성 및 샘플앤홀드하는 Cap-DAC(Capacitive Digital-to-Analog Converter);상기 샘플앤홀드된 잔차전압을 이용하여 하위 데이터를 생성하는 FADC(Fine ADC); 및상기 상위 데이터 및 상기 하위 데이터를 인코딩하여 출력 데이터를 생성하는 디지털 인코더를 포함하는 것을 특징으로 하는 2단 플래시(two-stage flash) ADC
2 2
제1항에 있어서, 상기 CADC는 C 비트(bit)의 분해능(resolution)을 보유한 플래시 ADC이고, 상기 FADC는 F 비트의 분해능을 보유한 플래시 ADC이며, 상기 출력 데이터는 최대 상기 C 비트와 F 비트의 합에 해당하는 분해능을 보유하는 것을 특징으로 하는 2단 플래시 ADC
3 3
제1항에 있어서,상기 Cap-DAC은,상기 입력전압 또는 상기 잔차전압을 샘플앤홀드하는 복수의 캐패시터(capacitors)로 구성된 캐패시터 어레이; 및상기 기준전압 또는 상기 입력전압을 상기 캐패시터 측으로 인가하는, 상기 복수의 캐패시터와 동수의 스위치 셀(switch cells)로 구성된 스위치 셀 어레이를 포함하는 것을 특징으로 하는 2단 플래시 ADC
4 4
제3항에 있어서, 상기 복수의 캐패시터 각각의 상부(top)는 서로 연결된 채로 상기 FADC 측으로 연결되고, 상기 복수의 캐패시터의 하부(bottom) 각각은 서로 분리된 채로 상기 스위치 셀 및 상기 CADC 측으로 연결되는 것을 특징으로 하는 2단 플래시 ADC
5 5
제3항에 있어서,상기 Cap-DAC이 상기 캐패시터에 샘플앤홀드한 입력 전압을, 상기 CADC가 상기 캐패시터의 하부로부터 입력받는 것을 특징으로 하는 2단 플래시 ADC
6 6
제3항에 있어서,상기 상위 데이터를 기반으로 상기 스위치 셀이 상기 기준전압을 상기 캐패시터의 하부 측에 인가함으로써, 상기 Cap-DAC이 상기 상위 데이터에 대한 DAC(Digital-to-Analog Conversion)를 실행하는 것을 특징으로 하는 2단 플래시 ADC
7 7
제3항에 있어서,상기 Cap-DAC이 상기 상위 데이터에 대한 DAC(Digital-to-Analog Conversion)를 실행하여, 상기 캐패시터에 저장된 입력전압을 충전 또는 방전(charging or discharging)함으로써, 상기 캐패시터에 상기 잔차전압을 샘플앤홀드하는 것을 특징으로 하는 2단 플래시 ADC
8 8
제3항에 있어서,상기 FADC는, 상기 샘플앤홀드된 잔차전압을 상기 캐패시터의 상부로부터 입력받는 것을 특징으로 하는 2단 플래시 ADC
9 9
제3항에 있어서,상기 스위치 셀은,상기 기준전압 또는 상기 입력전압을 상기 캐패시터 측으로 인가하는 복수의 스위치를 포함하여, 상기 입력전압을 상기 캐패시터 측으로 인가하는 스위치는 상기 입력전압의 샘플링 클럭에 의하여 조절되고, 상기 기준전압을 상기 캐패시터 측으로 인가하는 스위치는 상기 상위 데이터에 의하여 조절되는 것을 특징으로 하는 2단 플래시 ADC
10 10
2단 플래시 ADC(two-stage flash Analog-to-Digital Converter)의 2단 플래시 ADC 방법에 있어서,Cap-DAC(Capacitive Digital-to-Analog Converter)이 입력전압을 샘플앤홀드(Sample and Hold)하는 과정;기준전압 및 상기 샘플앤홀드된 입력전압을 기반으로, CADC(Coarse ADC)가 상위 데이터를 생성하는 과정;상기 상위 데이터 및 상기 샘플앤홀드된 입력전압을 기반으로 Cap-DAC이 잔차전압(residue voltage)을 생성 및 샘플앤홀드하는 과정;상기 샘플앤홀드된 잔차전압을 이용하여 FADC(Fine ADC)가 하위 데이터를 생성하는 과정; 및디지털 인코더가 상기 상위 데이터 및 상기 하위 데이터를 인코딩하여 출력 데이터를 생성하는 과정을 포함하는 것을 특징으로 하는 2단 플래시 ADC 방법
11 11
제10항에 있어서, 상기 CADC 및 상기 FADC 각각은 플래시 ADC 방식을 이용하여 상기 상위 데이터 및 상기 하위 데이터를 생성하는 것을 특징으로 하는 2단 플래시 ADC 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 미래창조과학부 한국과학기술원 정보통신.방송 연구개발사업 30 GSPS급 초고속 ADC IP 제작 및 DAC 회로 구조 연구(2017)