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제1 아날로그-디지털 변환 동작 시에 차동 샘플링 신호쌍 및 n개의 차동 신호쌍들 중 첫번째부터 (n-1)번째 차동 신호쌍들의 각 쌍에 응답하여 n개의 제1 차동 노드쌍들의 각 쌍에 대한 충전 동작을 순차적으로 수행하여 n개의 제1 차동 데이터쌍들의 각 쌍을 순차적으로 발생하여 n비트 상위 디지털 데이터로 이용되는 n개의 상위 차동 데이터쌍들의 각 쌍을 순차적으로 발생하고, 제2 아날로그-디지털 변환 동작 시에 상기 n개의 차동 신호쌍들 중 n번째 차동 신호쌍에 응답하여 상기 n개의 제1 차동 노드쌍들 각각에 대한 방전 동작을 동시에 수행하여 서로 다르거나 동일한 위상들을 가지는 n개의 제2 차동 데이터쌍들을 발생하는 제1 아날로그-디지털 변환부; 및상기 n개의 제2 차동 데이터쌍들의 인접한 적어도 2개의 데이터에 대한 복수개의 위상 인터폴레이션 동작들을 수행하여 2n+m(m은 2n보다 작음)비트 온도계 코드를 발생하고, 상기 2n+m비트 온도계 코드를 엔코딩하여 적어도 (n+1)비트 하위 디지털 데이터를 발생하는 제2 아날로그-디지털 변환부를 포함하는 아날로그-디지털 변환기
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제1 항에 있어서, 상기 아날로그-디지털 변환기는샘플링 동작 시에 차동 입력 신호쌍을 샘플링하여 제2 차동 노드쌍으로 차동 샘플링 신호쌍을 발생하고, 상기 제1 아날로그-디지털 변환 동작 시에 순차적으로 발생되는 상기 n개의 상위 차동 데이터쌍들의 각 쌍에 응답하여 상기 제2 차동 노드쌍에 대한 충전 동작 및 방전 동작을 수행하여 상기 차동 샘플링 신호쌍으로부터 변화하는 상기 n개의 차동 신호쌍들의 각 쌍을 순차적으로 발생하는 샘플링 및 충방전부를 추가적으로 포함하는 아날로그-디지털 변환기
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제2 항에 있어서, 상기 샘플링 및 충방전부는상기 제2 차동 노드쌍 중 하나에 연결되고, 상기 n개의 상위 차동 데이터쌍들의 각 쌍에 응답하여 상기 제2 차동 노드쌍의 하나의 레벨을 각 쌍의 이진 가중치에 대응하는 레벨만큼 증가하는 상기 충전 동작 또는 감소하는 상기 방전 동작을 수행하는 제1 충방전기; 및 상기 제2 차동 노드쌍 중 다른 하나에 연결되고, 상기 n개의 상위 차동 데이터쌍들의 각 쌍에 응답하여 상기 제2 차동 노드쌍의 다른 하나의 레벨을 각 쌍의 이진 가중치에 대응하는 레벨만큼 감소하는 상기 방전 동작 또는 상승하는 상기 충전 동작을 수행하는 제2 충방전기를 포함하는 아날로그-디지털 변환기
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제1 항에 있어서, 상기 제1 아날로그-디지털 변환부는상기 샘플링 동작 전에 풀다운 리셋 클럭신호에 응답하여 상기 n개의 제1 차동 노드쌍들을 접지전압으로 리셋하고, 상기 제1 아날로그-디지털 변환 동작 시에 순차적으로 발생되는 n개의 풀업 클럭신호들 각각 및 순차적으로 발생되는 상기 차동 샘플링 신호쌍 및 상기 첫번째부터 (n-1)번째 차동 신호쌍들의 각 쌍에 응답하여 상기 n개의 제1 차동 노드쌍들의 각 쌍에 대한 상기 충전 동작을 순차적으로 수행하여 상기 n개의 제1 차동 데이터쌍들의 각 쌍을 순차적으로 발생하고, 상기 제1 아날로그-디지털 변환 동작 후 풀업 리셋 클럭신호에 응답하여 상기 n개의 제1 차동 노드쌍들을 전원전압으로 리셋하고, 상기 제2 아날로그-디지털 변환 동작 시에 풀다운 클럭신호 및 상기 n개의 차동 신호쌍들 중 상기 n번째 차동 신호쌍에 응답하여 상기 n개의 제1 차동 노드쌍들의 각 쌍에 대한 상기 방전 동작을 동시에 수행하여 상기 n개의 제2 차동 데이터쌍들을 발생하는 n개의 전압-시간 변환기들; 및상기 n개의 제1 차동 데이터쌍들의 각 쌍을 순차적으로 래치하여 상기 n개의 상위 차동 데이터쌍들을 발생하는 n개의 래치들을 포함하는 아날로그-디지털 변환기
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제4 항에 있어서, 상기 n개의 전압-시간 변환기들 각각은상기 전원전압과 상기 n개의 제1 차동 노드쌍들의 각 쌍 사이에 각각 연결되고, 상기 풀업 리셋 클럭신호에 응답하여 상기 n개의 제1 차동 노드쌍들의 각 쌍을 상기 전원전압으로 리셋하는 제1 풀업 리셋 트랜지스터와 제2 풀업 리셋 트랜지스터;상기 전원전압과 상기 n개의 제1 차동 노드쌍들의 각 쌍의 하나에 직렬 연결되고, 상기 n개의 차동 신호쌍들의 각 쌍의 하나 및 n개의 풀업 클럭신호들 중 하나에 응답하는 제1 풀업 트랜지스터와 제2 풀업 트랜지스터;상기 전원전압과 상기 n개의 제1 차동 노드쌍들의 각 쌍의 다른 하나에 직렬 연결되고, 상기 n개의 차동 신호쌍들의 각 쌍의 다른 하나 및 상기 n개의 풀업 클럭신호들 중 하나에 응답하는 제3 풀업 트랜지스터와 제4 풀업 트랜지스터;상기 n개의 제1 차동 노드쌍들의 각 쌍과 상기 접지전압 사이에 각각 연결되고, 상기 풀다운 리셋 클럭신호에 응답하여 상기 n개의 제1 차동 노드쌍들의 각 쌍을 상기 접지전압으로 리셋하는 제1 풀다운 리셋 트랜지스터와 제2 풀다운 리셋 트랜지스터;상기 n개의 제1 차동 노드쌍들의 각 쌍의 하나와 상기 접지전압 사이에 직렬 연결되고, 풀다운 클럭신호 및 상기 n개의 차동 신호쌍들의 각 쌍의 다른 하나에 응답하는 제1 풀다운 트랜지스터와 제2 풀다운 트랜지스터;상기 n개의 제1 차동 노드쌍들의 각 쌍의 다른 하나와 상기 접지전압 사이에 직렬 연결되고, 상기 풀다운 클럭신호 및 상기 n개의 차동 신호쌍들의 각 쌍의 하나에 응답하는 제3 풀다운 트랜지스터와 제4 풀다운 트랜지스터를 포함하는 아날로그-디지털 변환기
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제5 항에 있어서, 상기 n개의 전압-시간 변환기들 각각의 상기 제2 풀다운 트랜지스터의 크기와 상기 제4 풀다운 트랜지스터의 크기가 서로 다른 비율을 가지는 아날로그-디지털 변환기
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7
제5 항에 있어서, 상기 n개의 전압-시간 변환기들 중 첫번째 전압-시간 변환기의 상기 제2 풀다운 트랜지스터의 크기와 상기 제4 풀다운 트랜지스터의 크기가 i:j의 비율을 가지고, 두번째 전압-시간 변환기의 상기 제2 풀다운 트랜지스터의 크기와 상기 제4 풀다운 트랜지스터의 크기가 x:y의 비율을 가지고, 세번째 전압-시간 변환기의 상기 제2 풀다운 트랜지스터의 크기와 상기 제4 풀다운 트랜지스터의 크기가 y:x의 비율을 가지고, 네번째 전압-시간 변환기의 상기 제2 풀다운 트랜지스터의 크기와 상기 제4 풀다운 트랜지스터의 크기가 j:i의 비율을 가지고, 상기 i와 j의 차 값이 상기 x와 y의 차 값 보다 크고, 상기 i+j는 상기 x+y와 동일한 아날로그-디지털 변환기
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제4 항에 있어서, 상기 아날로그-디지털 변환기는상기 샘플링 동작 전에 상기 풀다운 리셋 클럭신호를 발생하고, 상기 제1 아날로그-디지털 변환 동작 시에 상기 n개의 풀업 클럭신호들 중 첫번째 풀업 클럭신호를 발생하고, 상기 n개의 제1 차동 데이터쌍들의 각 쌍의 천이를 검출하여 상기 n개의 풀업 클럭신호들 중 두번째 풀업 클럭신호 내지 n번째 풀업 클럭신호를 각각 발생하고, 상기 n번째 풀업 클럭신호에 응답하여 상기 풀업 리셋 클럭신호를 발생하고, 상기 제2 아날로그-디지털 변환 동작 시에 상기 풀다운 클럭신호를 발생하는 타이밍 발생부를 추가적으로 포함하는 아날로그-디지털 변환기
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제7 항에 있어서, 상기 제2 아날로그-디지털 변환부는상기 n개 중 인접한 2개의 제2 차동 데이터쌍들의 각 데이터에 대한 제1 위상 인터폴레이션 동작을 수행하여 제1 인터폴레이션 데이터 내지 제4 인터폴레이션 데이터를 발생하고, 상기 인접한 2개의 제2 차동 데이터쌍들 중 동일한 극성을 가지는 2개씩의 데이터에 대한 위상 인터폴레이션 동작을 수행하여, 제5 인터폴레이션 데이터 및 제6 인터폴레이션 데이터를 발생하는 제1 위상 인터폴레이션부;상기 제1 인터폴레이션 데이터와 상기 제5 인터폴레이션 데이터에 대한 위상 인터폴레이션을 수행하여 제7 인터폴레이션 데이터를 발생하고, 상기 제5 인터폴레이션 데이터와 상기 제3 인터폴레이션 데이터에 대한 위상 인터폴레이션을 수행하여 제8 인터폴레이션 데이터를 발생하고, 상기 제2 인터폴레이션 데이터와 상기 제6 인터폴레이션 데이터에 대한 위상 인터폴레이션을 수행하여 제9 인터폴레이션 데이터를 발생하고, 상기 제6 인터폴레이션 데이터와 상기 제4 인터폴레이션 데이터에 대한 위상 인터폴레이션을 수행하여 제10 인터폴레이션 데이터를 발생하는 제2 위상 인터폴레이션부; 및상기 제1 인터폴레이션 데이터와 상기 제2 인터폴레이션 데이터, 상기 제2 인터폴레이션 데이터와 상기 제7 인터폴레이션 데이터, 상기 제2 인터폴레이션 데이터와 상기 제5 인터폴레이션 데이터, 상기 제2 인터폴레이션 데이터와 상기 제8 인터폴레이션 데이터, 상기 제2 인터폴레이션 데이터와 상기 제3 인터폴레이션 데이터, 상기 제9 인터폴레이션 데이터와 상기 제3 인터폴레이션 데이터, 상기 제6 인터폴레이션 데이터와 상기 제3 인터폴레이션 데이터, 상기 제10 인터폴레이션 데이터와 상기 제3 인터폴레이션 데이터, 및 상기 제3 인터폴레이션 데이터와 상기 제4 인터폴레이션 데이터 각각 래치하여 출력하는 래치부를 포함하는 래치부를 포함하는 아날로그-디지털 변환기
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제1 항에 있어서, 상기 적어도 (n+1)비트 하위 디지털 데이터는 2n개의 에러가 없는 데이터, k(k는 2n보다 작음)개의 제1 에러 디지털 데이터, 및 k개의 제2 에러 디지털 데이터를 포함하고,상기 아날로그-디지털 변환기는상기 n비트 상위 디지털 데이터와 상기 2n개의 에러가 없는 데이터의 하나 또는 제1 에러 디지털 데이터의 하나를 가산하여 최종 n비트 디지털 데이터를 발생하거나, 상기 n비트 상위 디지털 데이터와 제1 에러 디지털 데이터의 상위 비트에 "1"을 추가하여 얻어지는 데이터를 가산하여 상기 최종 n비트 디지털 데이터를 발생하는 에러 보정부를 추가적으로 포함하는 아날로그-디지털 변환기
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