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반도체 기판 상에 형성된 제1 웰;상기 제1 웰에 형성되는 복수의 제2 웰 -상기 각 제2 웰은 n웰 또는 p웰 중 하나이며, 상기 제2 웰은 상기 n웰과 상기 p웰이 교대로 형성됨-;서로 다른 이온이 주입되며 상기 제2 웰 각각에 교대로 형성된 제1 및 제2 고농도 이온 주입영역 -상기 제1 및 제2 고농도 이온 주입 영역 각각에는 n형 이온 또는 p형 이온 중 하나가 주입됨- ;상기 제2 웰 사이의 각 계면에 형성된 고농도 계면 이온 주입 영역;상기 각 계면에 형성된 상기 고농도 계면 이온 주입 영역과 상기 제1 또는 제2 고농도 이온 주입 영역 사이의 상기 반도체 기판 상에 형성되며, 게이트 절연막에 의해 상기 반도체 기판과 절연되는 제1 및 제2 게이트를 포함하는 반도체 제어 정류기를 이용한 정전기 방전 보호 회로
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제 1 항에 있어서, 상기 제2 웰 중 상기 p웰에 바이어스 전압을 인가하기 위해, 상기 제 1 및 제 2 게이트와 상기 제2 고농도 이온 주입영역에 접속되는 RC 네트워크를 더 포함하는 반도체 제어 정류기를 이용한 정전기 방전 보호 회로
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제2 항에 있어서, 상기 제1 웰, 상기 제1 고농도 이온주입영역 및 상기 고농도 계면 이온 주입 영역에는 n형 이온이 주입되며, 상기 제2 고농도 이온 주입 영역에는 p형 이온이 주입되는 것을 특징으로 하는 반도체 제어 정류기를 이용한 정전기 방전 보호 회로
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제 1 항에 있어서, 상기 제2 웰 중 상기 n웰 상에 형성된 상기 제1 및 제2 고농도 이온주입영역과 상기 고농도 계면 이온주입 영역은 입출력 패드에 연결되며, 상기 제2 웰 중 상기 p웰 상에 형성된 상기 제1 및 제2 고농도 이온주입 영역은 접지에 연결되는 반도체 제어 정류기를 이용한 정전기 방전 보호 회로
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애노드 및 캐소드 사이에 병렬 접속된 제 1 및 제 2 트랜지스터(N21,N22),상기 제 1 및 제 2 트랜지스터(N21,N22)의 게이트에 접속된 제 1 저항(R24),상기 제1 및 제2 트랜지스터(N21,N22)가 접속된 상기 애노드에 병렬 접속된 제 2 및 제 3 저항(R21,R23),상기 제 1 저항(R24)에 에미터가 접속되고, 상기 제 2 및 제 3 저항(R21,R23)에 베이스가 접속된 제 3 트랜지스터(Q25),상기 제 3 트랜지스터(Q25)의 콜렉터 및 접지 사이에 접속된 제 4 저항(R22),상기 캐소드 및 상기 제 3 트랜지스터(Q25)의 베이스 사이에 병렬 접속되며, 각각의 베이스가 상기 제 3 트랜지스터(Q25)의 에미터에 접속된 제 4 및 제 5 트랜지스터(Q22,Q24),상기 애노드 및 상기 제 3 트랜지스터(Q25)의 에미터 간에 병렬 접속되며, 각각의 게이트가 상기 제 3 트랜지스터(Q25)의 베이스에 접속된 제 6 및 제 7 트랜지스터(Q21,Q23)를 포함하는 것을 특징으로 하는 반도체 제어 정류기를 이용한 정전기 방전 보호 회로
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제 6 항에 있어서, 상기 애노드는 입출력 패드에 연결되고, 상기 캐소드는 접지에 연결된 것을 특징으로 하는 반도체 제어 정류기를 이용한 정전기 방전 보호 회로
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제 6 항에 있어서, 상기 제 1 및 제 2 트랜지스터(N21,N22)는 NMOS 트랜지스터이고, 상기 제 3 , 6 및 7 트랜지스터(Q21, Q23, Q25)는 PNP 바이폴라 트랜지스터이며, 상기 제 4 및 제 5 트랜지스터(Q22, Q24)는 NPN 바이폴라 트랜지스터인 것을 특징으로 하는 반도체 제어 정류기를 이용한 정전기 방전 보호 회로
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제 6 항에 있어서, 상기 제 1 및 제 2 트랜지스터(N21,N22)의 게이트에 RC 네트워크가 접속된 것을 특징으로 하는 반도체 제어 정류기를 이용한 정전기 방전 보호 회로
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