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IEEE 1149
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삭제
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제 1 항에 있어서,
상기 앳-스피드 테스트 클록은 상기 스캔 체인으로 제공되는 런치 펄스 및 캡쳐 펄스를 포함하는 시스템-온-칩
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4
제 1 항에 있어서,
상기 입력 경계 레지스터 및 출력 경계 레지스터에 포함되는 경계 셀들은 업데이트 레지스터를 포함하지 않는 것을 특징으로 하는 시스템-온-칩
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5
제 1 항에 있어서,
상기 경계 테스트 클록 발생기는 상기 업데이트 명령어(UpDR)에 응답하여 상기 출력 경계 레지스터가 캡쳐 동작을 수행하도록 출력 경계 레지스터 클록을 제공하는 시스템-온-칩
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6
제 1 항에 있어서,
상기 스캔 테스트 클록 발생기는,
상기 캡쳐 명령어(CapDR)와 상기 업데이트 명령어(UpDR)의 상태에 따라 상기 업데이트 명령어(UpDR)의 상태를 감지하여 런치-캡쳐 클록(LCCLK)을 생성하는 런치-캡쳐 클록 발생기;
상기 런치-캡쳐 클록(LCCLK)과 상기 입력 경계 레지스터로 제공되는 클록(SftCLK)의 논리합 연산을 수행하여 클록 신호(DTCLK)를 생성하는 연산 회로; 및
상기 내부 지연 고장 테스트 명령어(WS_DELAYINTEST_SCAN)에 응답하여 상기 클록 신호(DTCKL)를 상기 앳-스피드 테스트 클록(STCLK)로 제공하는 선택 회로를 포함하는 시스템-온-칩
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7
제 6 항에 있어서,
상기 런치-캡쳐 클록 발생기는 상기 코어 구동 클록에 의해서 구동되는 것을 특징으로 하는 시스템-온-칩
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8
제 6 항에 있어서,
상기 런치-캡쳐 클록 발생기는,
상기 캡쳐 명령어(CapDR)가 로우 레벨인 상태에서 상기 업데이트 명령어(UpDR)가 하이 레벨로 천이할 경우에 인에이블 신호를 생성하는 스테이트 머신; 및
일정 시간 지연된 상기 인에이블 신호의 펄스 구간에 대응하는 코어 구동 클록만을 패스시키는 클록 게이팅 셀을 포함하는 시스템-온-칩
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제 8 항에 있어서,
상기 클록 게이팅 셀은,
상기 코어 클록의 하강 에지에 동기하여 상기 인에이블 신호를 래치하는 래치 회로와; 그리고
상기 래치 회로의 출력과 상기 코어 구동 클록의 논리곱 연산을 수행하여 상기 런치-캡쳐 로직으로 제공하는 논리곱 연산 회로를 포함하는 시스템-온-칩
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10
제 1 항에 있어서,
상기 코어 클록 생성 회로는 위상 고정 루프(Phase Locked Loop) 회로로 구성되는 것을 특징으로 하는 시스템-온-칩
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11
제 10 항에 있어서,
상기 코어 클록 생성 회로는 복수의 코어들 각각의 구동 주파수에 대응하는 코어 구동 클록들을 제공하는 시스템-온-칩
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IEEE 1500 규격의 래퍼를 구비하는 시스템-온-칩의 코어에 대한 내부 지연 고장 테스트를 수행하는 방법에 있어서:
IEEE 1149
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13
제 12 항에 있어서,
상기 래퍼 명령어 레지스터(WIR)는 상기 내부 지연 고장 테스트 명령어에 대응하는 제어 신호(WS_DELAYINTEST_SCAN)를 더 생성하는 것을 특징으로 하는 내부 지연 고장 테스트 방법
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14
제 12 항에 있어서,
상기 입력 및 출력 경계 레지스터에 포함되는 래퍼 경계 셀들은 업데이트 레지스터를 갖지 않는 것을 특징으로 하는 내부 지연 고장 테스트 방법
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15
제 14 항에 있어서,
상기 런치-캡쳐 클록(LCCK)은 상기 래퍼 명령어 레지스터(WIR)에서 캡쳐 명령어(CapDR)가 비활성화된 상태에서 업데이트 명령어(UpDR)이 활성화되는 시점에 상기 스캔 체인으로 제공되는 것을 특징으로 하는 내부 지연 고장 테스트 방법
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16
제 15 항에 있어서,
상기 클록 신호(OWRTCLK)는 상기 업데이터 명령어(UpDR)의 활성화시에 상기 상기 출력 래퍼 경계 레지스터가 캡쳐 동작을 수행하도록 활성화되는 것을 특징으로 하는 내부 지연 고장 테스트 방법
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