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인버터 구조를 갖는 주파수 분배기

  • 기술번호 : KST2015182271
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 복수 개의 인버터만을 포함하여 구성됨으로써 수 GHz 대역에서 큰 이득과 큰 출력 스윙을 갖고, 낮은 입력 신호에도 동작이 가능하며, 간단한 소자 만으로 이루어지는 셀프 바이어스 회로를 포함하는 주파수 분배기가 개시된다. 본 발명의 일 실시예에 따르면, 마스터(master) 회로와 슬래이브(slave) 회로로 구성되는 D 플립-플롭(flip-flop) 구조의 주파수 분배기에 있어서, 상기 마스터 회로는, 반전 직교 위상 신호(Qb)를 반전시키는 제1 인버터; 비반전 직교 위상 신호(Q)를 반전시키는 제2 인버터; 상기 제1 인버터의 출력 신호를 반전시켜 비반전 동위상 신호(I)를 출력하는 제3 인버터; 및 상기 제2 인버터의 출력 신호를 반전시켜 반전 동위상 신호(Ib)를 출력하는 제4 인버터를 포함하고, 상기 슬래이브 회로는, 상기 비반전 동위상 신호(I)를 반전시키는 제5 인버터; 상기 반전 동위상 신호(Ib)를 반전시키는 제6 인버터; 상기 제5 인버터의 출력 신호를 반전시켜 상기 비반전 직교 위상 신호(Q)를 출력하는 제7 인버터; 및 상기 제6 인버터의 출력 신호를 반전시켜 상기 반전 직교 위상 신호(Qb)를 출력하는 제8 인버터를 포함하는 주파수 분배기가 제공된다. 주파수 분배기, 인버터, CMOS, 셀프 바이어스
Int. CL H03K 23/00 (2006.01) H03K 23/64 (2006.01)
CPC H03K 23/68(2013.01) H03K 23/68(2013.01)
출원번호/일자 1020080090061 (2008.09.11)
출원인 주식회사 파이칩스, 중앙대학교 산학협력단
등록번호/일자 10-0970132-0000 (2010.07.07)
공개번호/일자 10-2010-0031031 (2010.03.19) 문서열기
공고번호/일자 (20100714) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.09.11)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 주식회사 파이칩스 대한민국 대전광역시 유성구
2 중앙대학교 산학협력단 대한민국 서울특별시 동작구

발명자

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번호 이름 국적 주소
1 백동현 대한민국 서울특별시 관악구
2 박주봉 대한민국 서울특별시 서대문구
3 이재헌 대한민국 대전 동구

대리인

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번호 이름 국적 주소
1 김성호 대한민국 서울특별시 강남구 도곡로 *** (역삼동,미진빌딩 *층)(KNP 특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 주식회사 파이칩스 대한민국 대전광역시 유성구
2 중앙대학교 산학협력단 대한민국 서울특별시 동작구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2008.09.11 수리 (Accepted) 1-1-2008-0646670-12
2 보정요구서
Request for Amendment		 2008.09.23 발송처리완료 (Completion of Transmission) 1-5-2008-0114738-33
3 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2008.10.23 수리 (Accepted) 1-1-2008-0736231-26
4 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2008.11.21 수리 (Accepted) 1-1-2008-0802235-91
5 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2008.12.04 수리 (Accepted) 1-1-2008-0836026-96
6 선행기술조사의뢰서
Request for Prior Art Search		 2009.06.08 수리 (Accepted) 9-1-9999-9999999-89
7 선행기술조사보고서
Report of Prior Art Search		 2009.07.11 수리 (Accepted) 9-1-2009-0040117-37
8 의견제출통지서
Notification of reason for refusal		 2010.04.07 발송처리완료 (Completion of Transmission) 9-5-2010-0147126-86
9 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2010.06.07 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2010-0362923-44
10 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2010.06.07 수리 (Accepted) 1-1-2010-0362919-61
11 등록결정서
Decision to grant		 2010.07.02 발송처리완료 (Completion of Transmission) 9-5-2010-0285645-63
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2010.07.19 수리 (Accepted) 4-1-2010-5132528-15
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.07.20 수리 (Accepted) 4-1-2011-5148883-62
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.07.20 수리 (Accepted) 4-1-2011-5148879-89
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.01.17 수리 (Accepted) 4-1-2013-5010301-45
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.01.03 수리 (Accepted) 4-1-2014-0000494-54
17 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.07.28 수리 (Accepted) 4-1-2014-5090325-28
18 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.10.20 수리 (Accepted) 4-1-2014-5123944-33
19 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.07.04 수리 (Accepted) 4-1-2018-5125629-51
20 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.07.29 수리 (Accepted) 4-1-2019-5151122-15
21 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.01 수리 (Accepted) 4-1-2019-5153932-16
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
마스터(master) 회로와 슬래이브(slave) 회로로 구성되는 D 플립-플롭(flip-flop) 구조의 주파수 분배기에 있어서, 상기 마스터 회로는, 반전 직교 위상 신호(Qb)를 반전시키는 제1 인버터; 비반전 직교 위상 신호(Q)를 반전시키는 제2 인버터; 상기 제1 인버터의 출력 신호를 반전시켜 비반전 동위상 신호(I)를 출력하는 제3 인버터; 및 상기 제2 인버터의 출력 신호를 반전시켜 반전 동위상 신호(Ib)를 출력하는 제4 인버터를 포함하고, 상기 슬래이브 회로는, 상기 비반전 동위상 신호(I)를 반전시키는 제5 인버터; 상기 반전 동위상 신호(Ib)를 반전시키는 제6 인버터; 상기 제5 인버터의 출력 신호를 반전시켜 상기 비반전 직교 위상 신호(Q)를 출력하는 제7 인버터; 및 상기 제6 인버터의 출력 신호를 반전시켜 상기 반전 직교 위상 신호(Qb)를 출력하는 제8 인버터를 포함하고, 상기 제1 인버터, 제2 인버터, 제5 인버터, 및 제6 인버터에 p형 클록 신호(Vi_p) 및 n형 클록 신호(Vi_n)를 제공하는 클록 신호 제공 회로를 더 포함하고, 상기 제1 인버터 및 제2 인버터는 상기 p형 클록 신호(Vi_p)가 로우(low)이고, 상기 n형 클록 신호(Vi_n)가 하이(high)일 때 동작하고, 상기 제5 인버터 및 제6 인버터는 상기 p형 클록 신호(Vi_p)가 하이이고, 상기 n형 클록 신호(Vi_n)가 로우일 때 동작하는, 주파수 분배기
2 2
제1항에 있어서, 상기 제1 인버터, 제2 인버터, 제3 인버터, 제4 인버터, 제5 인버터, 제6 인버터, 제7 인버터, 제8 인버터, 및 제9 인버터는, PMOS 트랜지스터와 NMOS 트랜지스터로 구성되는 CMOS 인버터인, 주파수 분배기
3 3
삭제
4 4
제1항에 있어서, 상기 클록 신호 제공 회로는, 상기 제1 인버터 및 제2 인버터에 제공되는 클록 신호를 반전시켜 제5 인버터 및 제6 인버터에 제공하는 제9 인버터를 포함하는, 주파수 분배기
5 5
제1항에 있어서, 상기 클록 신호 제공 회로는, 제1 PMOS 트랜지스터, 제1 NMOS 트랜지스터, 제2 PMOS 트랜지스터, 및 제2 NMOS 트랜지스터를 포함하고, 상기 제1 PMOS 트랜지스터의 소스(source)는 전원(VDD)에 연결되고, 드레인(drain)은 상기 제1 인버터 및 제2 인버터에 포함되는 PMOS 트랜지스터의 소스에 연결되며, 게이트(gate)에는 상기 p형 클록 신호(Vi_p)가 인가되고, 상기 제1 NMOS 트랜지스터의 드레인은 상기 제1 인버터 및 제2 인버터에 포함되는 NMOS 트랜지스터의 소스에 연결되고, 소스는 그라운드에 연결되며, 게이트에는 상기 n형 클록 신호(Vi_n)가 인가되고, 상기 제2 PMOS 트랜지스터의 소스는 전원(VDD)에 연결되고, 드레인은 상기 제5 인버터 및 제6 인버터에 포함되는 PMOS 트랜지스터의 소스에 연결되며, 게이트에는 상기 n형 클록 신호(Vi_n)가 인가되고, 상기 제2 NMOS 트랜지스터의 드레인은 상기 제5 인버터 및 제6 인버터에 포함되는 NMOS 트랜지스터의 소스에 연결되고, 소스는 그라운드에 연결되며, 게이트에는 p형 클록 신호(Vi_p)가 인가되는, 주파수 분배기
6 6
제1항에 있어서, 상기 제1 인버터, 제2 인버터, 제5 인버터, 제6 인버터와 상기 클록 신호 생성 회로는 스택(stack) 형태로 구성되는, 주파수 분배기
7 7
제1항에 있어서, 상기 p형 클록 신호(Vi_p)와 n형 클록 신호(Vi_n)가 각각 입력되는 2개의 입력단; 및 상기 비반전 동위상 신호(I), 반전 동위상 신호(Ib), 비반전 직교 위상 신호(Q), 반전 직교 위상 신호(Qb)의 DC 바이어스 전압을 각각 출력하는 4개의 출력단을 포함하는 셀프 바이어스 회로를 더 포함하는, 주파수 분배기
8 8
제7항에 있어서, 상기 셀프 바이어스 회로는, 일측이 상기 p형 클록 신호(Vi_p)의 입력단과 상기 n형 클록 신호(Vi_n)의 입력단에 각각 연결되는 2개의 입력 저항(R1); 일측이 각각 상기 비반전 동위상 신호(I), 반전 동위상 신호(Ib), 비반전 직교 위상 신호(Q), 반전 직교 위상 신호(Qb)의 출력단에 각각 연결되는 4개의 출력 저항(R2); 및 일측이 상기 2개의 입력 저항(R1)의 타측 및 상기 4개의 출력 저항(R4)의 타측에 연결되고, 타측이 그라운드에 연결되는 커패시터(C)를 더 포함하는, 주파수 분배기
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.