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실리콘 관통전극의 킵-아웃 존 결정 방법 및 킵-아웃 존을 결정하는 프로그램을 저장한 컴퓨터 판독가능 기록매체

  • 기술번호 : KST2019012202
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명에 따른 실리콘 관통전극의 킵-아웃 존 결정 방법은, 실리콘 관통전극의 커패시턴스를 측정하여, 커패시턴스-바이어스 전압 곡선을 도출하는 단계; 상기 실리콘 관통전극에 대한 커패시턴스 등가 회로 관계식에 의해, 상기 실리콘 관통전극의 평탄화 전압 커패시턴스를 산출하는 단계; 상기 평탄화 전압 커패시턴스와 상기 커패시턴스-바이어스 전압 곡선에 의해, 상기 실리콘 관통전극의 평탄화 전압을 산출하는 단계; 상기 평탄화 전압에 의해, 상기 실리콘 관통전극의 기판부와 유전체부 사이에서의 계면 전기 퍼텐셜을 산출하는 단계; 및 상기 계면 전기 퍼텐셜에 의해, 상기 실리콘 관통전극의 킵-아웃 존을 산출하는 단계를 포함한다.
Int. CL H01L 21/66 (2006.01.01) H01L 23/538 (2006.01.01) G01R 19/165 (2006.01.01)
CPC H01L 22/14(2013.01)H01L 22/14(2013.01)H01L 22/14(2013.01)H01L 22/14(2013.01)H01L 22/14(2013.01)
출원번호/일자 1020180094748 (2018.08.14)
출원인 한국과학기술원
등록번호/일자 10-1916819-0000 (2018.11.02)
공개번호/일자
공고번호/일자 (20181108) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2018.08.14)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 안승영 대전광역시 유성구
2 김기범 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 특허법인엠에이피에스 대한민국 서울특별시 강남구 테헤란로*길 **, *층 (역삼동, 한동빌딩)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [우선심사신청]심사청구(우선심사신청)서
[Request for Preferential Examination] Request for Examination (Request for Preferential Examination)		 2018.08.14 수리 (Accepted) 1-1-2018-0802662-18
2 [특허출원]특허출원서
[Patent Application] Patent Application		 2018.08.14 수리 (Accepted) 1-1-2018-0801989-64
3 [우선심사신청]선행기술조사의뢰서
[Request for Preferential Examination] Request for Prior Art Search		 2018.08.17 수리 (Accepted) 9-1-9999-9999999-89
4 [우선심사신청]선행기술조사보고서
[Request for Preferential Examination] Report of Prior Art Search		 2018.08.23 수리 (Accepted) 9-1-2018-0042908-93
5 의견제출통지서
Notification of reason for refusal		 2018.09.09 발송처리완료 (Completion of Transmission) 9-5-2018-0615177-91
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2018.09.27 수리 (Accepted) 1-1-2018-0955915-18
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2018.09.27 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2018-0955959-16
8 등록결정서
Decision to grant		 2018.10.31 발송처리완료 (Completion of Transmission) 9-5-2018-0738461-59
9 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2018.11.27 수리 (Accepted) 1-1-2018-1183870-34
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
실리콘 관통전극의 커패시턴스를 측정하여, 커패시턴스-바이어스 전압 곡선을 도출하는 단계;상기 실리콘 관통전극에 대한 커패시턴스 등가 회로 관계식에 의해, 상기 실리콘 관통전극의 평탄화 전압 커패시턴스를 산출하는 단계;상기 평탄화 전압 커패시턴스와 상기 커패시턴스-바이어스 전압 곡선에 의해, 상기 실리콘 관통전극의 평탄화 전압을 산출하는 단계;상기 평탄화 전압에 의해, 상기 실리콘 관통전극의 기판부와 유전체부 사이에서의 계면 전기 퍼텐셜을 산출하는 단계; 및상기 계면 전기 퍼텐셜에 의해, 상기 실리콘 관통전극의 킵-아웃 존을 산출하는 단계를 포함하는, 실리콘 관통전극의 킵-아웃 존 결정 방법
2 2
제 1 항에 있어서,상기 평탄화 전압에 의해, 상기 실리콘 관통전극의 단위 면적당 결함 양을 산출하는 단계; 및상기 단위 면적당 결함 양에 의해, 상기 실리콘 관통전극과 동일한 공정 조건에서 제조되는 미측정 실리콘 관통전극의 평탄화 전압을 산출하는 단계를 더 포함하고,상기 계면 전기 퍼텐셜을 산출하는 단계 및 상기 킵-아웃 존을 산출하는 단계에서, 상기 미측정 실리콘 관통전극에 대하여 계면 전기 퍼텐셜 및 킵-아웃 존을 산출하는 것을 특징으로 하는, 실리콘 관통전극의 킵-아웃 존 결정 방법
3 3
제 1 항에 있어서,상기 평탄화 전압 커패시턴스(C'T,FB)는 수학식 1 내지 수학식 3 의해 산출되는 것을 특징으로 하는, 실리콘 관통전극의 킵-아웃 존 결정 방법
4 4
제 1 항에 있어서,상기 계면 전기 퍼텐셜(φS)은 수학식 4 내지 수학식 6에 의해 산출되는 것을 특징으로 하는, 실리콘 관통전극의 킵-아웃 존 결정 방법
5 5
제 1 항에 있어서,상기 킵-아웃 존(WKOZ)은 수학식 7 내지 수학식 9에 의해 산출되는 것을 특징으로 하는, 실리콘 관통전극의 킵-아웃 존 결정 방법
6 6
제 2 항에 있어서,상기 단위 면적당 결함 양(Qt,ox/q)은 수학식 10에 의해 산출되고, 상기 미측정 실리콘 관통전극의 평탄화 전압(VFB[n])은 수학식 11에 의해 산출되는 것을 특징으로 하는, 실리콘 관통전극의 킵-아웃 존 결정 방법
7 7
커패시턴스 측정값에 의해 실리콘 관통전극의 킵-아웃 존을 결정하는 프로그램을 저장한 컴퓨터 판독가능 기록매체로서,상기 킵-아웃 존을 결정하는 프로그램은,상기 측정된 커패시턴스 값들에 의해, 커패시턴스-바이어스 전압 곡선을 도출하고,상기 실리콘 관통전극에 대한 커패시턴스 등가 회로 관계식에 의해, 상기 실리콘 관통전극의 평탄화 전압 커패시턴스를 산출하고,상기 평탄화 전압 커패시턴스와 상기 커패시턴스-바이어스 전압 곡선에 의해, 상기 실리콘 관통전극의 평탄화 전압을 산출하고,상기 평탄화 전압에 의해, 상기 실리콘 관통전극의 기판부와 유전체부 사이에서의 계면 전기 퍼텐셜을 산출하여,상기 계면 전기 퍼텐셜에 의해, 상기 실리콘 관통전극의 킵-아웃 존을 산출하도록 이루어지는 컴퓨터 판독가능 기록매체
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 산업통상자원부 전자부품연구원 산업기술혁신사업 (RCMS) 이종/다수 반도체소자 적증 통합 매키지 및 모둘 원전기술 개발 (2018)
2 과학기술정보통신부 경희대학교 산학협력단 대학ICT연구센터육성지원사업 LOS/NLOS 환경에서 3차원 선택적공간 무선전력전송 기술연구